JPH1063610A - Ｄｍａ機能を備えたデータ処理装置 - Google Patents
Ｄｍａ機能を備えたデータ処理装置Info
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- JPH1063610A JPH1063610A JP8234742A JP23474296A JPH1063610A JP H1063610 A JPH1063610 A JP H1063610A JP 8234742 A JP8234742 A JP 8234742A JP 23474296 A JP23474296 A JP 23474296A JP H1063610 A JPH1063610 A JP H1063610A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
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Abstract
(57)【要約】
【課題】 優先度の高い割込み要求信号が発生してＤＭ
Ａ転送を中止する場合にも、ハードウェア的な制御によ
ってＤＭＡ転送を中止することにより、ＤＭＡ転送中止
までの処理時間を短縮できるデータ処理装置を提供す
る。 【解決手段】 ＤＭＡユニット１０と、ＣＰＵ２０と、
ＤＭＡユニット１０及びＣＰＵ２０によるバスの使用権
を制御するバス中継ユニット３０と、割込み要求信号を
出力する割込みコントローラ４０とを備え、ＤＭＡ転送
の制御を行うＤＭＡ機能を備えたデータ処理装置におい
て、ＤＭＡユニット１０が、ＤＭＡユニット１０に設定
された優先度と割込み要求に設定された優先度とを比較
する比較器１２と、比較器１２の比較結果にしたがっ
て、ＤＭＡユニット１０の動作状態としてＤＭＡ転送の
実行、中止または中断のいずれかに決定するシーケンサ
１８とを備える。
Ａ転送を中止する場合にも、ハードウェア的な制御によ
ってＤＭＡ転送を中止することにより、ＤＭＡ転送中止
までの処理時間を短縮できるデータ処理装置を提供す
る。 【解決手段】 ＤＭＡユニット１０と、ＣＰＵ２０と、
ＤＭＡユニット１０及びＣＰＵ２０によるバスの使用権
を制御するバス中継ユニット３０と、割込み要求信号を
出力する割込みコントローラ４０とを備え、ＤＭＡ転送
の制御を行うＤＭＡ機能を備えたデータ処理装置におい
て、ＤＭＡユニット１０が、ＤＭＡユニット１０に設定
された優先度と割込み要求に設定された優先度とを比較
する比較器１２と、比較器１２の比較結果にしたがっ
て、ＤＭＡユニット１０の動作状態としてＤＭＡ転送の
実行、中止または中断のいずれかに決定するシーケンサ
１８とを備える。
Description
【０００１】
【発明が属する技術分野】本発明は、ＤＭＡ（ダイレク
トメモリアクセス）機能を備えたデータ処理装置に関
し、特にＤＭＡ転送中に出された優先度の高い割込み要
求の割込み処理に特徴を有するＤＭＡ機能を備えたデー
タ処理装置に関する。
トメモリアクセス）機能を備えたデータ処理装置に関
し、特にＤＭＡ転送中に出された優先度の高い割込み要
求の割込み処理に特徴を有するＤＭＡ機能を備えたデー
タ処理装置に関する。
【０００２】
【従来の技術】従来、この種のＤＭＡ機能を備えるデー
タ処理装置では、ＤＭＡ転送中に割込み要求がなされた
場合に、より優先的に実行されるべき割込み処理を当該
ＤＭＡ転送が終了するまで待ち合わせてしまったり、優
先する必要のない割込み処理を実行するために当該ＤＭ
Ａ転送を停止させてしまったりする場合があった。そこ
で、このような不都合を回避するため、割込み要求とＤ
ＭＡ転送とに優先度を設定し、割込み要求の方がＤＭＡ
転送よりも高い優先度を設定されている場合にのみＤＭ
Ａ転送を一時停止し、当該割込み処理が終了した後にＤ
ＭＡ転送の一時停止を解除するデータ処理技術が提案さ
れている。
タ処理装置では、ＤＭＡ転送中に割込み要求がなされた
場合に、より優先的に実行されるべき割込み処理を当該
ＤＭＡ転送が終了するまで待ち合わせてしまったり、優
先する必要のない割込み処理を実行するために当該ＤＭ
Ａ転送を停止させてしまったりする場合があった。そこ
で、このような不都合を回避するため、割込み要求とＤ
ＭＡ転送とに優先度を設定し、割込み要求の方がＤＭＡ
転送よりも高い優先度を設定されている場合にのみＤＭ
Ａ転送を一時停止し、当該割込み処理が終了した後にＤ
ＭＡ転送の一時停止を解除するデータ処理技術が提案さ
れている。
【０００３】この種の従来のデータ処理技術としては、
例えば、特開平５−１５１１４３号公報に開示された技
術がある。同文献には、ＤＭＡ転送よりも高い優先度に
設定された割込み要求がＤＭＡ転送中に発生した場合に
のみ、当該割込み処理をＤＭＡ転送に優先させて実行す
る割込み処理方式について記載されている。図６は、同
文献の割込み処理方式を実現するデータ処理装置の構成
を示すブロック図である。
例えば、特開平５−１５１１４３号公報に開示された技
術がある。同文献には、ＤＭＡ転送よりも高い優先度に
設定された割込み要求がＤＭＡ転送中に発生した場合に
のみ、当該割込み処理をＤＭＡ転送に優先させて実行す
る割込み処理方式について記載されている。図６は、同
文献の割込み処理方式を実現するデータ処理装置の構成
を示すブロック図である。
【０００４】図示のように、特開平５−１５１１４３号
公報に開示されたデータ処理装置は、ＤＭＡコントロー
ラ１０１と、ＣＰＵ１０２と、バス中継ユニット（バス
アービトレーションユニット：ＢＡＵ）１０３と、割込
みコントローラ１０４と、割込み要求に設定された優先
度とＤＭＡコントローラ１０１のレジスタ１０５にて設
定された優先度とを比較する比較器１０６と、割込み要
求に設定された優先度とＣＰＵ１０２のレジスタ１０７
にて設定された優先度とを比較する比較器１０８とを備
える。そして、割込みコントローラ１０４から出力され
た割込み要求の優先度ａがＤＭＡコントローラ１０１の
優先度ｂよりも高い場合に、ＤＭＡ転送を一時停止させ
る信号ｃを出し、バス使用権をＣＰＵ１０２に返還させ
ることによって、割込み処理を優先的に行う。また、割
込み処理の終了時にＣＰＵ１０２からＤＭＡ一時停止解
除信号ｄが出力され、その信号によりＤＭＡ転送を再開
させる。
公報に開示されたデータ処理装置は、ＤＭＡコントロー
ラ１０１と、ＣＰＵ１０２と、バス中継ユニット（バス
アービトレーションユニット：ＢＡＵ）１０３と、割込
みコントローラ１０４と、割込み要求に設定された優先
度とＤＭＡコントローラ１０１のレジスタ１０５にて設
定された優先度とを比較する比較器１０６と、割込み要
求に設定された優先度とＣＰＵ１０２のレジスタ１０７
にて設定された優先度とを比較する比較器１０８とを備
える。そして、割込みコントローラ１０４から出力され
た割込み要求の優先度ａがＤＭＡコントローラ１０１の
優先度ｂよりも高い場合に、ＤＭＡ転送を一時停止させ
る信号ｃを出し、バス使用権をＣＰＵ１０２に返還させ
ることによって、割込み処理を優先的に行う。また、割
込み処理の終了時にＣＰＵ１０２からＤＭＡ一時停止解
除信号ｄが出力され、その信号によりＤＭＡ転送を再開
させる。
【０００５】
【発明が解決しようとする課題】上述した従来のＤＭＡ
機能を備えるデータ処理装置は、ＤＭＡ転送よりも優先
度の高い割込み要求が発生し、ＤＭＡ転送を一時停止で
はなく中止する場合に、当該ＤＭＡ転送を中止する処理
に時間がかかるという問題点があった。その理由は、Ｄ
ＭＡ転送を中止する場合には、ＤＭＡコントローラを初
期化する等の処理が必要となり、割込み処理において、
当該処理を実行するためのプログラムを書く必要がある
ためである。
機能を備えるデータ処理装置は、ＤＭＡ転送よりも優先
度の高い割込み要求が発生し、ＤＭＡ転送を一時停止で
はなく中止する場合に、当該ＤＭＡ転送を中止する処理
に時間がかかるという問題点があった。その理由は、Ｄ
ＭＡ転送を中止する場合には、ＤＭＡコントローラを初
期化する等の処理が必要となり、割込み処理において、
当該処理を実行するためのプログラムを書く必要がある
ためである。
【０００６】本発明の目的は、優先度の高い割込み要求
信号が発生してＤＭＡ転送を中止する場合にも、ハード
ウェア的な制御によってＤＭＡ転送を中止することによ
り、ＤＭＡ転送中止までの処理時間を短縮できるデータ
処理装置を提供することにある。
信号が発生してＤＭＡ転送を中止する場合にも、ハード
ウェア的な制御によってＤＭＡ転送を中止することによ
り、ＤＭＡ転送中止までの処理時間を短縮できるデータ
処理装置を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成する本
発明は、ＤＭＡユニットと、ＣＰＵと、該ＤＭＡユニッ
ト及びＣＰＵによるバスの使用権を制御するバス中継ユ
ニットと、割込み要求信号を出力する割込みコントロー
ラとを備え、ＤＭＡ転送の制御を行うＤＭＡ機能を備え
たデータ処理装置において、前記ＤＭＡユニットが、前
記ＤＭＡユニットに設定された優先度と前記割込み要求
に設定された優先度とを比較する優先度比較手段と、前
記優先度比較手段の比較結果にしたがって、前記ＤＭＡ
ユニットの動作状態としてＤＭＡ転送の実行、中止また
は中断のいずれかに決定するＤＭＡ転送制御手段とを備
えることを特徴とする。
発明は、ＤＭＡユニットと、ＣＰＵと、該ＤＭＡユニッ
ト及びＣＰＵによるバスの使用権を制御するバス中継ユ
ニットと、割込み要求信号を出力する割込みコントロー
ラとを備え、ＤＭＡ転送の制御を行うＤＭＡ機能を備え
たデータ処理装置において、前記ＤＭＡユニットが、前
記ＤＭＡユニットに設定された優先度と前記割込み要求
に設定された優先度とを比較する優先度比較手段と、前
記優先度比較手段の比較結果にしたがって、前記ＤＭＡ
ユニットの動作状態としてＤＭＡ転送の実行、中止また
は中断のいずれかに決定するＤＭＡ転送制御手段とを備
えることを特徴とする。
【０００８】請求項２の本発明のＤＭＡ機能を備えたデ
ータ処理装置は、前記ＤＭＡ転送制御手段が、ＤＭＡ転
送の実行中に発生した前記割込み要求の優先度の方が前
記ＤＭＡユニットの優先度よりも高い場合に該ＤＭＡ転
送を中止してＤＭＡユニットを初期状態に戻し、ＤＭＡ
転送の実行中に発生した前記割込み要求の優先度と前記
ＤＭＡユニットの優先度とが等しい場合に該ＤＭＡ転送
を中断すると共に、前記割込み要求による割込み処理の
終了後に該ＤＭＡ転送を再開し、ＤＭＡ転送の実行中に
発生した前記割込み要求の優先度の方が前記ＤＭＡユニ
ットの優先度よりも低い場合に該ＤＭＡ転送を続行する
ことを特徴とする。
ータ処理装置は、前記ＤＭＡ転送制御手段が、ＤＭＡ転
送の実行中に発生した前記割込み要求の優先度の方が前
記ＤＭＡユニットの優先度よりも高い場合に該ＤＭＡ転
送を中止してＤＭＡユニットを初期状態に戻し、ＤＭＡ
転送の実行中に発生した前記割込み要求の優先度と前記
ＤＭＡユニットの優先度とが等しい場合に該ＤＭＡ転送
を中断すると共に、前記割込み要求による割込み処理の
終了後に該ＤＭＡ転送を再開し、ＤＭＡ転送の実行中に
発生した前記割込み要求の優先度の方が前記ＤＭＡユニ
ットの優先度よりも低い場合に該ＤＭＡ転送を続行する
ことを特徴とする。
【０００９】請求項３の本発明のＤＭＡ機能を備えたデ
ータ処理装置は、前記比較手段が、前記ＤＭＡユニット
の優先度を設定するレジスタと、前記レジスタの出力信
号及び前記割込み要求の優先度を示す割込み要求レベル
信号を入力して優先度を比較する比較器とを備え、前記
ＤＭＡ転送制御手段が、前記比較器の出力信号に基づい
てステータスを決定するシーケンサであることを特徴と
する。
ータ処理装置は、前記比較手段が、前記ＤＭＡユニット
の優先度を設定するレジスタと、前記レジスタの出力信
号及び前記割込み要求の優先度を示す割込み要求レベル
信号を入力して優先度を比較する比較器とを備え、前記
ＤＭＡ転送制御手段が、前記比較器の出力信号に基づい
てステータスを決定するシーケンサであることを特徴と
する。
【００１０】請求項４の本発明のＤＭＡ機能を備えたデ
ータ処理装置は、前記ＤＭＡ転送制御手段が、ＤＭＡ転
送の実行中に外部からのＩＣＥチップ用割込み要求の非
同期入力信号を入力した場合に該ＤＭＡ転送を中止して
ＤＭＡユニットを初期状態に戻すことを特徴とする。
ータ処理装置は、前記ＤＭＡ転送制御手段が、ＤＭＡ転
送の実行中に外部からのＩＣＥチップ用割込み要求の非
同期入力信号を入力した場合に該ＤＭＡ転送を中止して
ＤＭＡユニットを初期状態に戻すことを特徴とする。
【００１１】請求項５の本発明のＤＭＡ機能を備えたデ
ータ処理装置は、前記ＤＭＡユニットが、複数のＤＭＡ
転送要求を入力した場合に、ＤＭＡ転送を実行する順序
を決定し、該順序にしたがってＤＭＡ転送制御装置を制
御するプライオリティエンコーダをさらに備えることを
特徴とする。
ータ処理装置は、前記ＤＭＡユニットが、複数のＤＭＡ
転送要求を入力した場合に、ＤＭＡ転送を実行する順序
を決定し、該順序にしたがってＤＭＡ転送制御装置を制
御するプライオリティエンコーダをさらに備えることを
特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１３】図１は、本発明の１実施例によるデータ処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
【００１４】図示のように、本実施例のデータ処理装置
は、ＤＭＡユニット１０と、ＣＰＵ２０と、バス中継ユ
ニット（ＢＡＵ）３０と、割込みコントローラ（ＩＮＴ
Ｃ）４０とを備える。ＤＭＡユニット１０は、外部の拡
張装置に接続すると共に、ＣＰＵ２０と同様にアドレス
バス５０及びデータバス６０に接続している。ＤＭＡユ
ニット１０とＣＰＵ２０とは、バス中継ユニット３０の
制御にしたがってバス５０、６０の使用を占有する。ま
た、割込みコントローラ４０から割込み要求信号（ＩＮ
Ｔ）及び割込み要求レベル信号（ＩＮＴＶ）を入力す
る。また、ＤＭＡユニット１０、ＣＰＵ２０、バス中継
ユニット３０、及び割込みコントローラ４０にはクロッ
ク信号Ｓ４１が入力されている。
は、ＤＭＡユニット１０と、ＣＰＵ２０と、バス中継ユ
ニット（ＢＡＵ）３０と、割込みコントローラ（ＩＮＴ
Ｃ）４０とを備える。ＤＭＡユニット１０は、外部の拡
張装置に接続すると共に、ＣＰＵ２０と同様にアドレス
バス５０及びデータバス６０に接続している。ＤＭＡユ
ニット１０とＣＰＵ２０とは、バス中継ユニット３０の
制御にしたがってバス５０、６０の使用を占有する。ま
た、割込みコントローラ４０から割込み要求信号（ＩＮ
Ｔ）及び割込み要求レベル信号（ＩＮＴＶ）を入力す
る。また、ＤＭＡユニット１０、ＣＰＵ２０、バス中継
ユニット３０、及び割込みコントローラ４０にはクロッ
ク信号Ｓ４１が入力されている。
【００１５】ＤＭＡユニット１０は、実行されるべき処
理の優先度を考慮しつつＤＭＡ転送の制御を行う。すな
わち、外部の拡張装置からのＤＭＡ要求に応じてＤＭＡ
転送を実行するほか、ＤＭＡ転送中に発生した割込み要
求の優先度とＤＭＡユニット１０に設定された優先度と
を比較しながら、あらかじめ設定された条件に従って、
ＤＭＡ転送を続行したり、中止したり、中断したりす
る。ここで、ＤＭＡ転送の中止とは、割込み処理に移行
した際にＤＭＡ転送制御用のシーケンサの状態をリセッ
ト状態に戻し、バス使用権を放棄することである。ま
た、ＤＭＡ転送の中断とは、割込み処理に移行した際に
もシーケンサの状態を初期状態に戻さず、一時的にバス
使用権を放棄してＣＰＵに渡し、ＣＰＵの処理が終了し
た後にバス使用権を再び獲得してＤＭＡ転送を再開させ
ることである。本実施例では、割込み要求の優先度（割
込みレベル）がＤＭＡユニット１０の優先度よりも高い
場合にＤＭＡ転送を中止し、割込み要求の優先度がＤＭ
Ａユニット１０の優先度と等しい場合にＤＭＡ転送を中
断するものとして説明する。
理の優先度を考慮しつつＤＭＡ転送の制御を行う。すな
わち、外部の拡張装置からのＤＭＡ要求に応じてＤＭＡ
転送を実行するほか、ＤＭＡ転送中に発生した割込み要
求の優先度とＤＭＡユニット１０に設定された優先度と
を比較しながら、あらかじめ設定された条件に従って、
ＤＭＡ転送を続行したり、中止したり、中断したりす
る。ここで、ＤＭＡ転送の中止とは、割込み処理に移行
した際にＤＭＡ転送制御用のシーケンサの状態をリセッ
ト状態に戻し、バス使用権を放棄することである。ま
た、ＤＭＡ転送の中断とは、割込み処理に移行した際に
もシーケンサの状態を初期状態に戻さず、一時的にバス
使用権を放棄してＣＰＵに渡し、ＣＰＵの処理が終了し
た後にバス使用権を再び獲得してＤＭＡ転送を再開させ
ることである。本実施例では、割込み要求の優先度（割
込みレベル）がＤＭＡユニット１０の優先度よりも高い
場合にＤＭＡ転送を中止し、割込み要求の優先度がＤＭ
Ａユニット１０の優先度と等しい場合にＤＭＡ転送を中
断するものとして説明する。
【００１６】図示のように、ＤＭＡユニット１０は、レ
ジスタ（ＩＮＴ ＤｉｓａｂｌｅＬｅｖｅｌ）１１と、
比較器（ＣＭＰ）１２と、論理積回路１３、１４と、セ
レクタ１５、１６と、論理和回路１７と、シーケンサ１
８と、プライオリティエンコーダ（Ｐ．Ｅ．）１９とを
備える。レジスタ１１の出力は比較器１２に入力され
る。比較器１２は、レジスタ１１の出力Ｓ１１と割込み
コントローラ４０から送られる割込み要求レベル信号Ｓ
３１とを入力し、出力信号Ｓ１２を論理積回路１３に、
出力信号Ｓ１３を論理積回路１４に出力する。論理積回
路１３は、比較器１２の出力信号Ｓ１２と割込みコント
ローラ４０から送られる割込み要求信号Ｓ３２とを入力
し、出力信号をセレクタ１５に出力する。論理積回路１
４は、比較器１２の出力信号Ｓ１３と割込み要求信号Ｓ
３２とを入力し、出力信号をセレクタ１６に出力する。
セレクタ１５は、論理積回路１３の出力信号を入力して
出力信号を論理和回路１７に出力する。セレクタ１６
は、論理積回路１４の出力信号を入力して出力信号をシ
ーケンサ１８に出力する。論理和回路１７は、セレクタ
１５の出力信号とＩＣＥチップ用割込み要求の非同期入
力信号であるＢＲＫＩＮＴ信号Ｓ４２とを入力して出力
信号Ｓ１５をシーケンサ１８に出力する。シーケンサ１
８は、セレクタ１６、論理和回路１７及びプライオリテ
ィエンコーダ１９の出力信号を入力する。プライオリテ
ィエンコーダ１９は、外部の拡張装置からＤＭＡ要求信
号Ｓ１７を入力し、出力信号Ｓ１６をセレクタ１５、１
６及びシーケンサ１８に出力する。なお、ＤＭＡユニッ
ト１０は、外部の拡張装置からのＤＭＡ要求信号Ｓ１７
に応答して、当該拡張装置にＤＭＡアクノリッジ信号Ｓ
１８を出力する。
ジスタ（ＩＮＴ ＤｉｓａｂｌｅＬｅｖｅｌ）１１と、
比較器（ＣＭＰ）１２と、論理積回路１３、１４と、セ
レクタ１５、１６と、論理和回路１７と、シーケンサ１
８と、プライオリティエンコーダ（Ｐ．Ｅ．）１９とを
備える。レジスタ１１の出力は比較器１２に入力され
る。比較器１２は、レジスタ１１の出力Ｓ１１と割込み
コントローラ４０から送られる割込み要求レベル信号Ｓ
３１とを入力し、出力信号Ｓ１２を論理積回路１３に、
出力信号Ｓ１３を論理積回路１４に出力する。論理積回
路１３は、比較器１２の出力信号Ｓ１２と割込みコント
ローラ４０から送られる割込み要求信号Ｓ３２とを入力
し、出力信号をセレクタ１５に出力する。論理積回路１
４は、比較器１２の出力信号Ｓ１３と割込み要求信号Ｓ
３２とを入力し、出力信号をセレクタ１６に出力する。
セレクタ１５は、論理積回路１３の出力信号を入力して
出力信号を論理和回路１７に出力する。セレクタ１６
は、論理積回路１４の出力信号を入力して出力信号をシ
ーケンサ１８に出力する。論理和回路１７は、セレクタ
１５の出力信号とＩＣＥチップ用割込み要求の非同期入
力信号であるＢＲＫＩＮＴ信号Ｓ４２とを入力して出力
信号Ｓ１５をシーケンサ１８に出力する。シーケンサ１
８は、セレクタ１６、論理和回路１７及びプライオリテ
ィエンコーダ１９の出力信号を入力する。プライオリテ
ィエンコーダ１９は、外部の拡張装置からＤＭＡ要求信
号Ｓ１７を入力し、出力信号Ｓ１６をセレクタ１５、１
６及びシーケンサ１８に出力する。なお、ＤＭＡユニッ
ト１０は、外部の拡張装置からのＤＭＡ要求信号Ｓ１７
に応答して、当該拡張装置にＤＭＡアクノリッジ信号Ｓ
１８を出力する。
【００１７】レジスタ１１は、ＤＭＡユニット１０の優
先度を設定する。優先度の値はソフトウェアにて任意に
設定することができる。
先度を設定する。優先度の値はソフトウェアにて任意に
設定することができる。
【００１８】比較器１２は、レジスタ１１にて設定され
た優先度と割込みコントローラ４０から出力された割込
み要求レベル信号Ｓ３１の割込みレベルとを比較する。
そして、割込み要求レベル信号Ｓ３１の方が優先度が高
い場合に“１（ハイレベル）”となる出力信号Ｓ１２
と、割込み要求レベル信号Ｓ３１がレジスタ１１にて設
定された優先度と等しい場合に“１（ハイレベル）”と
なる出力信号Ｓ１３とを出力する。
た優先度と割込みコントローラ４０から出力された割込
み要求レベル信号Ｓ３１の割込みレベルとを比較する。
そして、割込み要求レベル信号Ｓ３１の方が優先度が高
い場合に“１（ハイレベル）”となる出力信号Ｓ１２
と、割込み要求レベル信号Ｓ３１がレジスタ１１にて設
定された優先度と等しい場合に“１（ハイレベル）”と
なる出力信号Ｓ１３とを出力する。
【００１９】シーケンサ１８は、外部からのＤＭＡ要求
や割込み要求に応じてＤＭＡユニット１０の動作状態を
決定する。本実施例では、シーケンサ１８のステータス
は、初期状態を“Ｔ０”、ＤＭＡ転送中を“Ｔ１”、Ｄ
ＭＡ転送の中断中を“Ｔ２”とする。ＤＭＡユニット１
０は、シーケンサ１８のステータスが“Ｔ１”の場合に
はバス中継ユニット３０に対するバスホールド要求信号
Ｓ２４を“１（ハイレベル）”とし、シーケンサ１８の
ステータスが“Ｔ０”及び“Ｔ２”の場合にはバス中継
ユニット３０に対するバスホールド要求信号Ｓ２４を
“０（ローレベル）”とする。論理和回路１７の出力信
号Ｓ１５が“１（ハイレベル）”になると、シーケンサ
１８のステータスは初期状態“Ｔ０”に遷移し、ＤＭＡ
転送を中止する。また、セレクタ１０の出力が“１（ハ
イレベル）”になると、シーケンサ１８のステータスは
ＤＭＡ転送の中断状態“Ｔ２”に遷移し、ＤＭＡ転送を
中断する。
や割込み要求に応じてＤＭＡユニット１０の動作状態を
決定する。本実施例では、シーケンサ１８のステータス
は、初期状態を“Ｔ０”、ＤＭＡ転送中を“Ｔ１”、Ｄ
ＭＡ転送の中断中を“Ｔ２”とする。ＤＭＡユニット１
０は、シーケンサ１８のステータスが“Ｔ１”の場合に
はバス中継ユニット３０に対するバスホールド要求信号
Ｓ２４を“１（ハイレベル）”とし、シーケンサ１８の
ステータスが“Ｔ０”及び“Ｔ２”の場合にはバス中継
ユニット３０に対するバスホールド要求信号Ｓ２４を
“０（ローレベル）”とする。論理和回路１７の出力信
号Ｓ１５が“１（ハイレベル）”になると、シーケンサ
１８のステータスは初期状態“Ｔ０”に遷移し、ＤＭＡ
転送を中止する。また、セレクタ１０の出力が“１（ハ
イレベル）”になると、シーケンサ１８のステータスは
ＤＭＡ転送の中断状態“Ｔ２”に遷移し、ＤＭＡ転送を
中断する。
【００２０】プライオリティエンコーダ１９は、複数の
拡張装置からＤＭＡ要求信号Ｓ１７が複数送信された場
合に、入力したＤＭＡ要求信号Ｓ１７のうちどの要求に
ついてＤＭＡ転送を実行するかを選択する。
拡張装置からＤＭＡ要求信号Ｓ１７が複数送信された場
合に、入力したＤＭＡ要求信号Ｓ１７のうちどの要求に
ついてＤＭＡ転送を実行するかを選択する。
【００２１】セレクタ１５、１６は、プライオリティエ
ンコーダ１９の出力信号Ｓ１６によって制御されてお
り、常に排他的に選択される。
ンコーダ１９の出力信号Ｓ１６によって制御されてお
り、常に排他的に選択される。
【００２２】バス中継ユニット３０は、ＤＭＡユニット
１０とＣＰＵ２０の間で、アドレスバス５０とデータバ
ス６０の使用権をＤＭＡユニット１０やＣＰＵ２０に与
えるための制御装置である。データ処理装置の起動時や
リセット直後には、ＣＰＵ２０がバス中継ユニット３０
にバスホールド要求Ｓ２１を出し、これに応答してバス
中継ユニット３０がバスホールドのアクノリツジ信号Ｓ
２２をＣＰＵ２０に出して、ＣＰＵ２０がアドレスバス
５０とデータバス６０の使用権を持つ。ＤＭＡユニット
１０の動作時には、ＤＭＡユニット１０がバス中継ユニ
ット３０にバスホールド要求Ｓ２３を出し、これに応答
してバス中継ユニット３０がバスの調停を行い、ＣＰＵ
２０がバスホールドを離した時点でＤＭＡユニット１０
にバスホールド要求のアクノリッジ信号２０を出す。こ
れにより、ＤＭＡユニット１０が動作を開始する。
１０とＣＰＵ２０の間で、アドレスバス５０とデータバ
ス６０の使用権をＤＭＡユニット１０やＣＰＵ２０に与
えるための制御装置である。データ処理装置の起動時や
リセット直後には、ＣＰＵ２０がバス中継ユニット３０
にバスホールド要求Ｓ２１を出し、これに応答してバス
中継ユニット３０がバスホールドのアクノリツジ信号Ｓ
２２をＣＰＵ２０に出して、ＣＰＵ２０がアドレスバス
５０とデータバス６０の使用権を持つ。ＤＭＡユニット
１０の動作時には、ＤＭＡユニット１０がバス中継ユニ
ット３０にバスホールド要求Ｓ２３を出し、これに応答
してバス中継ユニット３０がバスの調停を行い、ＣＰＵ
２０がバスホールドを離した時点でＤＭＡユニット１０
にバスホールド要求のアクノリッジ信号２０を出す。こ
れにより、ＤＭＡユニット１０が動作を開始する。
【００２３】割込みコントローラ４０は、複数の割込み
要求を入力し、その中から最優先の割込み要求を選択
し、ＣＰＵ２０に対して割込み要求レベル信号（ＩＮＴ
Ｖ）Ｓ３１及び割込み要求信号（ＩＮＴ）Ｓ３２を出力
する制御装置である。割込み要求レベル信号Ｓ３１及び
割込み要求信号Ｓ３２は、上述したようにＤＭＡユニッ
ト１０にも送られる。
要求を入力し、その中から最優先の割込み要求を選択
し、ＣＰＵ２０に対して割込み要求レベル信号（ＩＮＴ
Ｖ）Ｓ３１及び割込み要求信号（ＩＮＴ）Ｓ３２を出力
する制御装置である。割込み要求レベル信号Ｓ３１及び
割込み要求信号Ｓ３２は、上述したようにＤＭＡユニッ
ト１０にも送られる。
【００２４】ＢＲＫＩＮＴ信号Ｓ４２は、外部からのＩ
ＣＥチップ用割込み要求の非同期入力信号である。この
信号Ｓ４２によって、ＤＭＡユニット１０のシーケンサ
１８は初期状態の“Ｔ０”になり、ＣＰＵ２０のＢＲＫ
ＩＮＴハンドラアドレスにある命令が実行される。
ＣＥチップ用割込み要求の非同期入力信号である。この
信号Ｓ４２によって、ＤＭＡユニット１０のシーケンサ
１８は初期状態の“Ｔ０”になり、ＣＰＵ２０のＢＲＫ
ＩＮＴハンドラアドレスにある命令が実行される。
【００２５】次に、図２ないし図５のタイムチャートを
参照して、ＤＭＡ転送中に割込み要求が発生した場合の
本実施例の動作について説明する。
参照して、ＤＭＡ転送中に割込み要求が発生した場合の
本実施例の動作について説明する。
【００２６】以下の動作例では、レジスタ１１に設定さ
れたＤＭＡユニット１０の優先度をｍとし、割込み要求
レベル信号（ＩＮＴＶ）Ｓ３１の割込みレベル（優先
度）をｎとする。また、優先度ｍ、ｎとも１６段階のレ
ベルを任意に設定できるものとする。
れたＤＭＡユニット１０の優先度をｍとし、割込み要求
レベル信号（ＩＮＴＶ）Ｓ３１の割込みレベル（優先
度）をｎとする。また、優先度ｍ、ｎとも１６段階のレ
ベルを任意に設定できるものとする。
【００２７】まず、ＤＭＡ転送を中止する場合について
説明する。本実施例では、割込み要求の発生によりＤＭ
Ａ転送の状態を中止にする処理を行うか、もしくはＢＲ
ＫＩＮＴ信号を“１”にすることでＤＭＡ転送の状態を
中止にする。
説明する。本実施例では、割込み要求の発生によりＤＭ
Ａ転送の状態を中止にする処理を行うか、もしくはＢＲ
ＫＩＮＴ信号を“１”にすることでＤＭＡ転送の状態を
中止にする。
【００２８】割込み要求によりＤＭＡ転送の状態を中止
にする処理を行う場合には、レジスタ１１にて設定され
る優先度の値ｍと、割込み要求レベル信号Ｓ３１の割込
みレベルｎとをｍ＜ｎとなるように設定する。ここでは
例として、ｍ＝３、ｎ＝７とする。
にする処理を行う場合には、レジスタ１１にて設定され
る優先度の値ｍと、割込み要求レベル信号Ｓ３１の割込
みレベルｎとをｍ＜ｎとなるように設定する。ここでは
例として、ｍ＝３、ｎ＝７とする。
【００２９】図２を参照すると、ＤＭＡ転送中のとき、
すなわち、ＤＭＡバスホールド要求信号Ｓ２４が“１”
で、ＤＭＡアクノリッジ信号Ｓ１８が“１”のときに割
込みレベル７の割込み要求Ｓ４３が発生すると、割込み
コントローラ４０は、割込み信号のレベルに応じて、Ｃ
ＰＵ２０に対する割込み要求信号（ＩＮＴ）Ｓ３２を
“１”にし、さらに割込み要求レベル信号（ＩＮＴＶ）
Ｓ３１として割込みレベルｎ＝７の信号を出力する。こ
れにより、ＣＰＵ２０に割込み処理の実行が要求される
こととなる。
すなわち、ＤＭＡバスホールド要求信号Ｓ２４が“１”
で、ＤＭＡアクノリッジ信号Ｓ１８が“１”のときに割
込みレベル７の割込み要求Ｓ４３が発生すると、割込み
コントローラ４０は、割込み信号のレベルに応じて、Ｃ
ＰＵ２０に対する割込み要求信号（ＩＮＴ）Ｓ３２を
“１”にし、さらに割込み要求レベル信号（ＩＮＴＶ）
Ｓ３１として割込みレベルｎ＝７の信号を出力する。こ
れにより、ＣＰＵ２０に割込み処理の実行が要求される
こととなる。
【００３０】比較器１２は、割込み要求レベル信号（Ｉ
ＮＴＶ）Ｓ３１の割込みレベルｎ＝７と、レジスタ１１
に設定されている値ｍ＝３とを比較する。この場合３＜
７なので、比較器１２の出力信号Ｓ１２が“１”にな
り、論理積回路１３の出力は“１”になる。ＢＲＫＩＮ
Ｔ信号Ｓ４２は、“０”のままなので、論理和回路１７
の出力Ｓ１５は“１”になる。これにより、シーケンサ
１２の状態が“Ｔ１”から初期状態の“Ｔ０”に戻る。
ＮＴＶ）Ｓ３１の割込みレベルｎ＝７と、レジスタ１１
に設定されている値ｍ＝３とを比較する。この場合３＜
７なので、比較器１２の出力信号Ｓ１２が“１”にな
り、論理積回路１３の出力は“１”になる。ＢＲＫＩＮ
Ｔ信号Ｓ４２は、“０”のままなので、論理和回路１７
の出力Ｓ１５は“１”になる。これにより、シーケンサ
１２の状態が“Ｔ１”から初期状態の“Ｔ０”に戻る。
【００３１】ＤＭＡユニット１０は、バス中継ユニット
３０へのバスホールド要求信号Ｓ２４を“０”にする。
これに応答して、バス中継ユニット３０は、ＤＭＡユニ
ット１０へのバスホールドアクノリツジ信号Ｓ２３を
“０”にし、ＣＰＵ２０へのバスホールドアクノリツジ
信号Ｓ２１を“１”にする。これにより、ＤＭＡユニッ
ト１０はバス使用権をＣＰＵ２０へ戻す。ＣＰＵ２０
は、バス使用権を得ると動作を開始し、割込み要求に基
づいた処理を行う。以上が割込み要求によってＤＭＡ転
送を中止する場合の動作である。
３０へのバスホールド要求信号Ｓ２４を“０”にする。
これに応答して、バス中継ユニット３０は、ＤＭＡユニ
ット１０へのバスホールドアクノリツジ信号Ｓ２３を
“０”にし、ＣＰＵ２０へのバスホールドアクノリツジ
信号Ｓ２１を“１”にする。これにより、ＤＭＡユニッ
ト１０はバス使用権をＣＰＵ２０へ戻す。ＣＰＵ２０
は、バス使用権を得ると動作を開始し、割込み要求に基
づいた処理を行う。以上が割込み要求によってＤＭＡ転
送を中止する場合の動作である。
【００３２】次に、ＢＲＫＩＮＴ信号Ｓ４２によりＤＭ
Ａ転送を中止する場合について説明する。
Ａ転送を中止する場合について説明する。
【００３３】図５を参照すると、ＢＲＫＩＮＴ信号Ｓ４
２を“１”にすることで、論理和回路１７の出力信号Ｓ
１５が“１”になる。これにより、シーケンサ１２の状
態が“Ｔ１”から初期状態の“Ｔ０”に戻る。そして、
上記の動作と同様にＤＭＡ転送を中止しバス使用権がＣ
ＰＵ２０へ戻る。以上がＢＲＫＩＮＴ信号によってＤＭ
Ａ転送を中止する場合の動作である。
２を“１”にすることで、論理和回路１７の出力信号Ｓ
１５が“１”になる。これにより、シーケンサ１２の状
態が“Ｔ１”から初期状態の“Ｔ０”に戻る。そして、
上記の動作と同様にＤＭＡ転送を中止しバス使用権がＣ
ＰＵ２０へ戻る。以上がＢＲＫＩＮＴ信号によってＤＭ
Ａ転送を中止する場合の動作である。
【００３４】次に、ＤＭＡユニット１０の優先度ｍと割
込み要求の割込みレベルｎとの関係がｍ≧ｎである場合
について説明する。ｍ≧ｎの場合にはＤＭＡ転送は中止
しない。以下、ｍ＝ｎの場合と、ｍ＞ｎの場合とに分
け、まず、ｍ＝ｎの場合を説明する。例として、ｍ＝
５、ｎ＝５とする。
込み要求の割込みレベルｎとの関係がｍ≧ｎである場合
について説明する。ｍ≧ｎの場合にはＤＭＡ転送は中止
しない。以下、ｍ＝ｎの場合と、ｍ＞ｎの場合とに分
け、まず、ｍ＝ｎの場合を説明する。例として、ｍ＝
５、ｎ＝５とする。
【００３５】図３を参照すると、割込みコントローラ４
０は、割込み要求Ｓ４３を入力すると、ＣＰＵ２０に対
する割込み要求信号（ＩＮＴ）Ｓ３２を“１”にし、さ
らに割込み要求レベル信号（ＩＮＴＶ）Ｓ３１を割込み
レベル５として出力する。ＤＭＡユニット１０の比較器
１２は、割込み要求レベル信号（ＩＮＴＶ）Ｓ３１の割
込みレベルｎ＝５と、レジスタ１１にて設定されている
優先度の値ｍ＝５とを比較する。ｍ＝ｎであるから、比
較器１２の出力信号Ｓ１３が“１”になり、論理積回路
１４の出力が“１”となる。これにより、シーケンサ１
８はＤＭＡ転送中断状態の“Ｔ２”になる。
０は、割込み要求Ｓ４３を入力すると、ＣＰＵ２０に対
する割込み要求信号（ＩＮＴ）Ｓ３２を“１”にし、さ
らに割込み要求レベル信号（ＩＮＴＶ）Ｓ３１を割込み
レベル５として出力する。ＤＭＡユニット１０の比較器
１２は、割込み要求レベル信号（ＩＮＴＶ）Ｓ３１の割
込みレベルｎ＝５と、レジスタ１１にて設定されている
優先度の値ｍ＝５とを比較する。ｍ＝ｎであるから、比
較器１２の出力信号Ｓ１３が“１”になり、論理積回路
１４の出力が“１”となる。これにより、シーケンサ１
８はＤＭＡ転送中断状態の“Ｔ２”になる。
【００３６】バス中継ユニット３０は、ＤＭＡユニット
１０のバスホールドアクノリッジ信号Ｓ２３を“０”に
し、ＣＰＵへのバスホールドアクノリッジ信号Ｓ２２を
“１”にする。これにより、ＤＭＡ転送は中断し、ＣＰ
Ｕ２０は割込み要求に基づいた処理を実行する。
１０のバスホールドアクノリッジ信号Ｓ２３を“０”に
し、ＣＰＵへのバスホールドアクノリッジ信号Ｓ２２を
“１”にする。これにより、ＤＭＡ転送は中断し、ＣＰ
Ｕ２０は割込み要求に基づいた処理を実行する。
【００３７】割込みが終了すると、バス中継ユニット３
０はＣＰＵへのバスホールドアクノリツジ信号Ｓ２２を
“０”にし、ＤＭＡユニット１０のバスホールドアクノ
リツジ信号２０を“１”にする。これにより、シーケン
サ１８は、ＤＭＡ転送状態の“Ｔ１”に戻り、ＤＭＡ転
送が再開する。
０はＣＰＵへのバスホールドアクノリツジ信号Ｓ２２を
“０”にし、ＤＭＡユニット１０のバスホールドアクノ
リツジ信号２０を“１”にする。これにより、シーケン
サ１８は、ＤＭＡ転送状態の“Ｔ１”に戻り、ＤＭＡ転
送が再開する。
【００３８】次に、ＤＭＡユニット１０の優先度ｍと割
込み要求の割込みレベルｎとの関係がｍ＞ｎの場合、例
えば、ｍ＝７、ｎ＝３の場合の動作を説明する。
込み要求の割込みレベルｎとの関係がｍ＞ｎの場合、例
えば、ｍ＝７、ｎ＝３の場合の動作を説明する。
【００３９】図４を参照すると、ＤＭＡユニット１０の
動作中に、外部からの割込み要求が発生しても、ＤＭＡ
ユニット１０の優先度の方が高いので、当該ＤＭＡ転送
を続行する。そして、当該ＤＭＡ転送が終了した後に、
処理待ち状態の割込み要求のうち、優先度の高いものか
ら順に割込み処理を実行する。この割込み処理とＤＭＡ
処理のすべてが終了した後、ＣＰＵは通常モードに戻
り、通常の処理を実行する。
動作中に、外部からの割込み要求が発生しても、ＤＭＡ
ユニット１０の優先度の方が高いので、当該ＤＭＡ転送
を続行する。そして、当該ＤＭＡ転送が終了した後に、
処理待ち状態の割込み要求のうち、優先度の高いものか
ら順に割込み処理を実行する。この割込み処理とＤＭＡ
処理のすべてが終了した後、ＣＰＵは通常モードに戻
り、通常の処理を実行する。
【００４０】このように、本実施例においては、割込み
要求信号でハードウェア的にＤＭＡ転送を中止すること
で、ＤＭＡ転送の中止のためのプログラムが省略できる
ので、割込み処理の実行時間を短縮することが出来る。
要求信号でハードウェア的にＤＭＡ転送を中止すること
で、ＤＭＡ転送の中止のためのプログラムが省略できる
ので、割込み処理の実行時間を短縮することが出来る。
【００４１】なお、ＤＭＡ転送チャネルが複数の場合
は、サービス中の各チャネルに対して上記の動作をさせ
ることになる。
は、サービス中の各チャネルに対して上記の動作をさせ
ることになる。
【００４２】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
第１に、優先度の高い割込み要求が発生した場合にハー
ドウェア的にＤＭＡ転送を中止するため、割込み処理に
おいてＤＭＡ転送を中止するためのプログラムを書く処
理を行う必要がなく、ＤＭＡ転送を中止するための処理
にかかる時間を短縮できるという効果がある。したがっ
て、本発明のデータ処理装置を用いたシミュレーション
やＬＳＩテスト等の種々の処理の実行時間を短縮するこ
とができる。
第１に、優先度の高い割込み要求が発生した場合にハー
ドウェア的にＤＭＡ転送を中止するため、割込み処理に
おいてＤＭＡ転送を中止するためのプログラムを書く処
理を行う必要がなく、ＤＭＡ転送を中止するための処理
にかかる時間を短縮できるという効果がある。したがっ
て、本発明のデータ処理装置を用いたシミュレーション
やＬＳＩテスト等の種々の処理の実行時間を短縮するこ
とができる。
【００４４】第２に、割込み処理においてＤＭＡ転送を
中止するためのプログラムを省略できるため、本発明の
データ処理装置を用いたシミュレーションやＬＳＩテス
ト等の種々の処理を制御するプログラムのサイズを小さ
くすることができるという効果がある。
中止するためのプログラムを省略できるため、本発明の
データ処理装置を用いたシミュレーションやＬＳＩテス
ト等の種々の処理を制御するプログラムのサイズを小さ
くすることができるという効果がある。
【００４５】第３に、ＩＣＥモード移行用のＢＲＫＩＮ
Ｔ信号によりＤＭＡ転送を中止できるため、ＤＭＡ転送
中のＩＣＥモードへの移行時間が短縮できるという効果
がある。
Ｔ信号によりＤＭＡ転送を中止できるため、ＤＭＡ転送
中のＩＣＥモードへの移行時間が短縮できるという効果
がある。
【図１】 本発明の１実施例によるデータ処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 本実施例の動作を示すタイムチャートであ
り、ＤＭＡユニットよりも優先度の高い割込み命令が発
生した場合の動作を示す図である。
り、ＤＭＡユニットよりも優先度の高い割込み命令が発
生した場合の動作を示す図である。
【図３】 本実施例の動作を示すタイムチャートであ
り、ＤＭＡユニットと等しい優先度の割込み命令が発生
した場合の動作を示す図である。
り、ＤＭＡユニットと等しい優先度の割込み命令が発生
した場合の動作を示す図である。
【図４】 本実施例の動作を示すタイムチャートであ
り、ＤＭＡユニットよりも優先度の低い割込み命令が発
生した場合の動作を示す図である。
り、ＤＭＡユニットよりも優先度の低い割込み命令が発
生した場合の動作を示す図である。
【図５】 本実施例の動作を示すタイムチャートであ
り、ＩＣＥモード移行用のＢＲＫＩＮＴ信号が発生した
場合の動作を示す図である。
り、ＩＣＥモード移行用のＢＲＫＩＮＴ信号が発生した
場合の動作を示す図である。
【図６】 従来のデータ処理装置の構成を示すブロック
図である。
図である。
１０ ＤＭＡ（ダイレクトメモリアクセス）ユニット １１ レジスタ（ＩＮＴ Ｄｉｓａｂｌｅ Ｌｅｖｅ
ｌ） １２ 比較器（ＣＭＰ） １３、１４ 論理積回路 １５、１６ セレクタ １７ 論理和回路 １８ シーケンサ １９ プライオリティエンコーダ（Ｐ．Ｅ．） ２０ ＣＰＵ ３０ バス中継ユニット（ＢＡＵ） ４０ 割込みコントローラ（ＩＮＴＣ） Ｓ３１ 割込み要求レベル信号（ＩＮＴＶ） Ｓ４２ ＢＲＫＩＮＴ信号
ｌ） １２ 比較器（ＣＭＰ） １３、１４ 論理積回路 １５、１６ セレクタ １７ 論理和回路 １８ シーケンサ １９ プライオリティエンコーダ（Ｐ．Ｅ．） ２０ ＣＰＵ ３０ バス中継ユニット（ＢＡＵ） ４０ 割込みコントローラ（ＩＮＴＣ） Ｓ３１ 割込み要求レベル信号（ＩＮＴＶ） Ｓ４２ ＢＲＫＩＮＴ信号
Claims (5)
- 【請求項１】 ＤＭＡユニットと、ＣＰＵと、該ＤＭＡ
ユニット及びＣＰＵによるバスの使用権を制御するバス
中継ユニットと、割込み要求信号を出力する割込みコン
トローラとを備え、ＤＭＡ転送の制御を行うＤＭＡ機能
を備えたデータ処理装置において、 前記ＤＭＡユニットが、 前記ＤＭＡユニットに設定された優先度と前記割込み要
求に設定された優先度とを比較する優先度比較手段と、 前記優先度比較手段の比較結果にしたがって、前記ＤＭ
Ａユニットの動作状態としてＤＭＡ転送の実行、中止ま
たは中断のいずれかに決定するＤＭＡ転送制御手段とを
備えることを特徴とするＤＭＡ機能を備えたデータ処理
装置。 - 【請求項２】 前記ＤＭＡ転送制御手段が、 ＤＭＡ転送の実行中に発生した前記割込み要求の優先度
の方が前記ＤＭＡユニットの優先度よりも高い場合に該
ＤＭＡ転送を中止してＤＭＡユニットを初期状態に戻
し、 ＤＭＡ転送の実行中に発生した前記割込み要求の優先度
と前記ＤＭＡユニットの優先度とが等しい場合に該ＤＭ
Ａ転送を中断すると共に、前記割込み要求による割込み
処理の終了後に該ＤＭＡ転送を再開し、 ＤＭＡ転送の実行中に発生した前記割込み要求の優先度
の方が前記ＤＭＡユニットの優先度よりも低い場合に該
ＤＭＡ転送を続行することを特徴とする請求項１に記載
のＤＭＡ機能を備えたデータ処理装置。 - 【請求項３】 前記比較手段が、前記ＤＭＡユニットの
優先度を設定するレジスタと、前記レジスタの出力信号
及び前記割込み要求の優先度を示す割込み要求レベル信
号を入力して優先度を比較する比較器とを備え、 前記ＤＭＡ転送制御手段が、前記比較器の出力信号に基
づいてステータスを決定するシーケンサであることを特
徴とする請求項１に記載のＤＭＡ機能を備えたデータ処
理装置。 - 【請求項４】 前記ＤＭＡ転送制御手段が、ＤＭＡ転送
の実行中に外部からのＩＣＥチップ用割込み要求の非同
期入力信号を入力した場合に該ＤＭＡ転送を中止してＤ
ＭＡユニットを初期状態に戻すことを特徴とする請求項
１または請求項２に記載のＤＭＡ機能を備えたデータ処
理装置。 - 【請求項５】 前記ＤＭＡユニットが、複数のＤＭＡ転
送要求を入力した場合に、ＤＭＡ転送を実行する順序を
決定し、該順序にしたがってＤＭＡ転送制御装置を制御
するプライオリティエンコーダをさらに備えることを特
徴とする請求項１に記載のＤＭＡ機能を備えたデータ処
理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234742A JP2996183B2 (ja) | 1996-08-16 | 1996-08-16 | Ｄｍａ機能を備えたデータ処理装置 |
| US08/908,978 US5974479A (en) | 1996-08-16 | 1997-08-08 | System for executing, canceling, or suspending a DMA transfer based upon internal priority comparison between a DMA transfer and an interrupt request |
| EP97113924A EP0825539A3 (en) | 1996-08-16 | 1997-08-12 | Data processing device having a DMA function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234742A JP2996183B2 (ja) | 1996-08-16 | 1996-08-16 | Ｄｍａ機能を備えたデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1063610A true JPH1063610A (ja) | 1998-03-06 |
| JP2996183B2 JP2996183B2 (ja) | 1999-12-27 |
Family
ID=16975654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8234742A Expired - Fee Related JP2996183B2 (ja) | 1996-08-16 | 1996-08-16 | Ｄｍａ機能を備えたデータ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5974479A (ja) |
| EP (1) | EP0825539A3 (ja) |
| JP (1) | JP2996183B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6463482B1 (en) | 1998-06-22 | 2002-10-08 | Nec Corporation | Control, of conflict between MPC transfer and DMC transfer with measurement of instruction execution time |
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| JP2002041445A (ja) | 2000-05-19 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 高性能ｄｍａコントローラ |
| KR100441996B1 (ko) * | 2001-09-19 | 2004-07-30 | 주식회사 팬택 | 직접 메모리 액세스 제어기 및 제어 방법 |
| JP2007052501A (ja) * | 2005-08-15 | 2007-03-01 | Canon Inc | 通信制御装置、通信制御方法、露光装置、並びにデバイス製造方法 |
| US8117475B2 (en) | 2006-12-15 | 2012-02-14 | Microchip Technology Incorporated | Direct memory access controller |
| US9141572B2 (en) * | 2006-12-15 | 2015-09-22 | Microchip Technology Incorporated | Direct memory access controller |
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