JP2002516433A - マイクロプロセッサを用いる装置における割り込みの優先順位を決定するためのソフトウェア環境設定方法 - Google Patents
マイクロプロセッサを用いる装置における割り込みの優先順位を決定するためのソフトウェア環境設定方法Info
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Abstract
(57)【要約】
マイクロプロセッサを用いる装置における割り込み処理の優先順位の決定及びマスキングをソフトウェアにより環境設定する手法を提供する。第１の複数のレジスタ（１００）は、各割り込み信号を適切な第２の複数のレジスタ（２００）のうちの適切な１つにマッピングし、及びどの割り込みをマスキングするかを指示する。第２の複数のレジスタは、所定の優先順位に基づいて配列され、それぞれ対応する割り込み用の割り込みサービスルーチンの開始アドレスを格納する。割り込み信号は、第１の複数のレジスタのコンテンツに基づき、複数の論理和ゲート（３１２）の入力端子に接続された複数のデマルチプレクサ３０２により、複数の論理和ゲートの出力信号にマッピングされる。各論理和ゲートは、第２の複数のレジスタのうちの１つに対応している。論理和ゲートの出力信号は、複数の論理積ゲート（３２２）に供給され、最上位の優先順位を有するイネーブルされた割り込み信号のみが第２の複数のレジスタのうちの対応するレジスタをイネーブルする。
Description
【０００１】 発明の分野 本発明はマイクロプロセッサを用いる装置の分野に関し、詳しくは、マイクロ
プロセッサを用いる装置における割り込みの環境設定及び割り込みの優先順位を
決定する手法に関する。
プロセッサを用いる装置における割り込みの環境設定及び割り込みの優先順位を
決定する手法に関する。
【０００２】 発明の背景 マイクロプロセッサを用いる装置は、メモリ内に連続して格納されているソフ
トウェアプログラムの命令を順次実行することにより動作する。プログラムカウ
ンタは、シーケンス内の次の命令を格納しているメモリアドレスを指示する。プ
ログラムカウンタは、各命令が実行される毎にインクリメントされる。ソフトウ
ェアプログラムは、そのソフトウェアプログラムにおける条件に基づいて選択さ
れる分岐を含んでいることがある。この条件が充足された場合、プログラムカウ
ンタは、条件付き分岐（conditional branch）用の分岐アドレスを示し、マイク
ロプロセッサはこの分岐アドレスから処理を再開して命令を順次実行する。
トウェアプログラムの命令を順次実行することにより動作する。プログラムカウ
ンタは、シーケンス内の次の命令を格納しているメモリアドレスを指示する。プ
ログラムカウンタは、各命令が実行される毎にインクリメントされる。ソフトウ
ェアプログラムは、そのソフトウェアプログラムにおける条件に基づいて選択さ
れる分岐を含んでいることがある。この条件が充足された場合、プログラムカウ
ンタは、条件付き分岐（conditional branch）用の分岐アドレスを示し、マイク
ロプロセッサはこの分岐アドレスから処理を再開して命令を順次実行する。
【０００３】 ここで、マイクロプロセッサを用いた装置は、通常、格納されているプログラ
ムとは同期しないイベントの発生に対しても応答する必要がある。例えば、モデ
ムやキーボード等の周辺機器からのデータは、データが供給された時点で、直ち
に処理する必要がある。したがって、マイクロプロセッサは、通常、１又は複数
の周辺機器から供給される１又は複数の割り込み信号を受信処理する能力を備え
ている。すなわち、マイクロプロセッサは、現在実行中の命令シーケンスを中断
し、割り込みによりアクティブとなった、通常、割り込みサービスルーチンと呼
ばれる他の命令シーケンスの実行を開始する。
ムとは同期しないイベントの発生に対しても応答する必要がある。例えば、モデ
ムやキーボード等の周辺機器からのデータは、データが供給された時点で、直ち
に処理する必要がある。したがって、マイクロプロセッサは、通常、１又は複数
の周辺機器から供給される１又は複数の割り込み信号を受信処理する能力を備え
ている。すなわち、マイクロプロセッサは、現在実行中の命令シーケンスを中断
し、割り込みによりアクティブとなった、通常、割り込みサービスルーチンと呼
ばれる他の命令シーケンスの実行を開始する。
【０００４】 適切な割り込みサービスルーチンの実行を開始するために、プログラムカウン
タ内のアドレスは保存され、割り込みベクトルと呼ばれるベクトルアドレスがプ
ログラムカウンタに格納される。割り込みサービスルーチンを実行するための適
切なベクトルアドレスを決定するには、ベクトル化及び自動ベクトル化の２つの
手法がある。割り込みがベクトル化される場合、周辺機器は適切な割り込みサー
ビスルーチンの開始アドレス（start address）をマイクロプロセッサに供給す
る。この開始アドレスは、マイクロプロセッサ内のプログラムカウンタに格納さ
れる。あるいは、プログラムカウンタに格納されるアドレスは、割り込みサービ
スルーチンの開始アドレスを格納するメモリアドレスとしてもよい。割り込みが
自動ベクトル化される場合は、どの割り込みがアクティブにされたかに関わらず
、ベクトルアドレスはメモリ内の所定の位置を示す。この所定の位置は、通常、
割り込みハンドラと呼ばれるソフトウェアルーチンの開始アドレスである。これ
により、割り込みハンドラは、アクティブとなった割り込み信号に対応する割り
込みサービスルーチンを開始する。
タ内のアドレスは保存され、割り込みベクトルと呼ばれるベクトルアドレスがプ
ログラムカウンタに格納される。割り込みサービスルーチンを実行するための適
切なベクトルアドレスを決定するには、ベクトル化及び自動ベクトル化の２つの
手法がある。割り込みがベクトル化される場合、周辺機器は適切な割り込みサー
ビスルーチンの開始アドレス（start address）をマイクロプロセッサに供給す
る。この開始アドレスは、マイクロプロセッサ内のプログラムカウンタに格納さ
れる。あるいは、プログラムカウンタに格納されるアドレスは、割り込みサービ
スルーチンの開始アドレスを格納するメモリアドレスとしてもよい。割り込みが
自動ベクトル化される場合は、どの割り込みがアクティブにされたかに関わらず
、ベクトルアドレスはメモリ内の所定の位置を示す。この所定の位置は、通常、
割り込みハンドラと呼ばれるソフトウェアルーチンの開始アドレスである。これ
により、割り込みハンドラは、アクティブとなった割り込み信号に対応する割り
込みサービスルーチンを開始する。
【０００５】 マイクロプロセッサが割り込みサービスルーチンの実行を完了すると、プログ
ラムカウンタは、元の命令シーケンスが再開されるように、カウンタの値を復元
する。
ラムカウンタは、元の命令シーケンスが再開されるように、カウンタの値を復元
する。
【０００６】 ２つ以上の割り込み信号が同時に保留されている場合、マイクロプロセッサは
、適切な優先順位を有する割り込み信号に応答する。このように、マイクロプロ
セッサを用いる装置は、割り込み信号の優先順位を決定する能力を有している。
さらに、特定の状況においては、マイクロプロセッサが１又は複数の割り込み信
号を無視することが望ましい場合もある。例えば、マイクロプロセッサが割り込
みにより中断できない重要な処理を実行している場合がある。このため、マイク
ロプロセッサは、通常、割り込みをマスキングする機能を有している。
、適切な優先順位を有する割り込み信号に応答する。このように、マイクロプロ
セッサを用いる装置は、割り込み信号の優先順位を決定する能力を有している。
さらに、特定の状況においては、マイクロプロセッサが１又は複数の割り込み信
号を無視することが望ましい場合もある。例えば、マイクロプロセッサが割り込
みにより中断できない重要な処理を実行している場合がある。このため、マイク
ロプロセッサは、通常、割り込みをマスキングする機能を有している。
【０００７】 広く使用されているマイクロプロセッサの例として、例えばモトローラ社（Mo
torola, Inc.）の６８０００シリーズ（以下、モトローラ６８０００プロセッサ
という。）がある。モトローラ６８０００プロセッサに対する割り込みは、各周
辺機器からの割り込み信号線を割り込み優先順位エンコーダにハードウェア的に
接続することにより実現される。割り込み優先順位エンコーダは、ハードウェア
論理回路であり、アクティブとなった各割り込み信号を受け取り、これらのうち
最も優先順位の高い割り込み信号をモトローラ６８０００プロセッサの複数の割
り込み入力端子のうちの１つに供給する。モトローラ６８０００プロセッサは、
上述のベクトル化又は自動ベクトル化の手法により、適切な割り込みサービスル
ーチンを開始する。
torola, Inc.）の６８０００シリーズ（以下、モトローラ６８０００プロセッサ
という。）がある。モトローラ６８０００プロセッサに対する割り込みは、各周
辺機器からの割り込み信号線を割り込み優先順位エンコーダにハードウェア的に
接続することにより実現される。割り込み優先順位エンコーダは、ハードウェア
論理回路であり、アクティブとなった各割り込み信号を受け取り、これらのうち
最も優先順位の高い割り込み信号をモトローラ６８０００プロセッサの複数の割
り込み入力端子のうちの１つに供給する。モトローラ６８０００プロセッサは、
上述のベクトル化又は自動ベクトル化の手法により、適切な割り込みサービスル
ーチンを開始する。
【０００８】 モトローラ６８０００プロセッサにおける割り込みを実現するためのこの手法
の問題点は、割り込み信号間の相対的優先順位を変更するためには、割り込みエ
ンコーダへの割り込み信号線のハードウェア的接続を変更する必要がある点であ
る。このようなシステムを一度環境設定した後は、実際には、割り込み間の相対
的な優先順位を変更することはできない。
の問題点は、割り込み信号間の相対的優先順位を変更するためには、割り込みエ
ンコーダへの割り込み信号線のハードウェア的接続を変更する必要がある点であ
る。このようなシステムを一度環境設定した後は、実際には、割り込み間の相対
的な優先順位を変更することはできない。
【０００９】 この他の広く使用されているマイクロプロセッサの例としては、エムアイピー
エステクノロジーズ社（MIPS Technologies）の限定命令セットコンピュータ（r
educed instruction set computers:以下、ＲＩＳＣという。）であるＲ２００
０，Ｒ３０００，Ｒ４０００，Ｒ６０００プロセッサ等（以下、ＭＩＰＳ／ＲＩ
ＳＣプロセッサという。）が知られている。ＭＩＰＳ／ＲＩＳＣプロセッサには
、コーズレジスタ（cause register）と呼ばれる特別なレジスタ内の適切なビッ
トを設定することにより、保留中の割り込みが報告される。ＭＩＰＳ／ＲＩＳＣ
プロセッサは、これに応じて、割り込みハンドラを実行することにより、適切な
割り込みサービスルーチンの処理を開始する。保留中の割り込み間の優先順位は
、割り込みハンドラにより決定される。
エステクノロジーズ社（MIPS Technologies）の限定命令セットコンピュータ（r
educed instruction set computers:以下、ＲＩＳＣという。）であるＲ２００
０，Ｒ３０００，Ｒ４０００，Ｒ６０００プロセッサ等（以下、ＭＩＰＳ／ＲＩ
ＳＣプロセッサという。）が知られている。ＭＩＰＳ／ＲＩＳＣプロセッサには
、コーズレジスタ（cause register）と呼ばれる特別なレジスタ内の適切なビッ
トを設定することにより、保留中の割り込みが報告される。ＭＩＰＳ／ＲＩＳＣ
プロセッサは、これに応じて、割り込みハンドラを実行することにより、適切な
割り込みサービスルーチンの処理を開始する。保留中の割り込み間の優先順位は
、割り込みハンドラにより決定される。
【００１０】 ＭＩＰＳ／ＲＩＳＣプロセッサにおける割り込みを実現するためのこの手法の
問題点は、割り込み信号間の相対的優先順位を変更するためには、割り込みハン
ドラを変更する必要がある点である。この場合も、システムを一度環境設定した
後は、実際には、割り込み間の相対的な優先順位を変更することはできない。さ
らに割り込みハンドラにアクセスし、割り込みハンドラを実行するために、割り
込み処理の実行に遅延が生じる。この遅延は、装置にとって好ましくないレベル
になることがある。
問題点は、割り込み信号間の相対的優先順位を変更するためには、割り込みハン
ドラを変更する必要がある点である。この場合も、システムを一度環境設定した
後は、実際には、割り込み間の相対的な優先順位を変更することはできない。さ
らに割り込みハンドラにアクセスし、割り込みハンドラを実行するために、割り
込み処理の実行に遅延が生じる。この遅延は、装置にとって好ましくないレベル
になることがある。
【００１１】 そこで、マイクロプロセッサを用いた装置において、割り込みの優先順位付け
を行うためのより簡単な環境設定の手法が望まれている。
を行うためのより簡単な環境設定の手法が望まれている。
【００１２】 発明の開示 本発明は、マイクロプロセッサを用いる装置において、割り込み信号の優先順
位を決定し、及び割り込み信号をマスキングするためのソフトウェアの環境設定
を行う手法に関する。複数の割り込み環境設定レジスタを設け、これにより対応
する複数の割り込み信号のそれぞれを複数のベクトルアドレスレジスタのうちの
適切な１つにマッピングし、また、複数の割り込み信号のうち、選択された割り
込み信号をマスキングする。複数の割り込み環境設定レジスタのそれぞれは、ソ
フトウェアにより環境設定されて、ベクトルアドレスレジスタの１つを同定する
ビットパターン又は対応する割り込み信号をマスキングすべきであることを示す
ビットパターンを格納する。複数のベクトルアドレスレジスタは、所定の優先順
位に基づいて配列されており、また、複数のベクトルアドレスレジスタのそれぞ
れは、ソフトウェアにより環境設定されて、対応する割り込み信号用の適切な割
り込みサービスルーチンの開始アドレスを格納する。
位を決定し、及び割り込み信号をマスキングするためのソフトウェアの環境設定
を行う手法に関する。複数の割り込み環境設定レジスタを設け、これにより対応
する複数の割り込み信号のそれぞれを複数のベクトルアドレスレジスタのうちの
適切な１つにマッピングし、また、複数の割り込み信号のうち、選択された割り
込み信号をマスキングする。複数の割り込み環境設定レジスタのそれぞれは、ソ
フトウェアにより環境設定されて、ベクトルアドレスレジスタの１つを同定する
ビットパターン又は対応する割り込み信号をマスキングすべきであることを示す
ビットパターンを格納する。複数のベクトルアドレスレジスタは、所定の優先順
位に基づいて配列されており、また、複数のベクトルアドレスレジスタのそれぞ
れは、ソフトウェアにより環境設定されて、対応する割り込み信号用の適切な割
り込みサービスルーチンの開始アドレスを格納する。
【００１３】 複数の割り込み信号は、複数のデマルチプレクサのうちの対応するデマルチプ
レクサの入力端子に供給される。複数の割り込み環境設定レジスタはそれぞれ対
応するデマルチプレクサの選択線に接続されている。複数のデマルチプレクサの
各出力信号は、他のデマルチプレクサの出力信号とともに論理和ゲートに入力さ
れ、この論理和ゲートにおいて各出力信号の論理和が算出され、論理和回路の出
力端子からはアクティブ化信号が出力される。各アクティブ化信号は、対応する
割り込み信号の状態に基づいて、選択的にイネーブルされる。これにより、デマ
ルチプレクサ及び論理和ゲートは、割り込み環境設定レジスタのコンテンツに基
づいて、割り込み信号を論理和ゲートの出力信号にマッピングする。
レクサの入力端子に供給される。複数の割り込み環境設定レジスタはそれぞれ対
応するデマルチプレクサの選択線に接続されている。複数のデマルチプレクサの
各出力信号は、他のデマルチプレクサの出力信号とともに論理和ゲートに入力さ
れ、この論理和ゲートにおいて各出力信号の論理和が算出され、論理和回路の出
力端子からはアクティブ化信号が出力される。各アクティブ化信号は、対応する
割り込み信号の状態に基づいて、選択的にイネーブルされる。これにより、デマ
ルチプレクサ及び論理和ゲートは、割り込み環境設定レジスタのコンテンツに基
づいて、割り込み信号を論理和ゲートの出力信号にマッピングする。
【００１４】 各アクティブ化信号は、複数のベクトルアドレスレジスタの１つに対応してい
る。複数のアクティブ化信号は、複数の論理積ゲートに供給され、これにより、
最上位の優先順位を有するイネーブルされたアクティブ化信号のみが対応するベ
クトルアドレスレジスタをイネーブルする。イネーブルされたベクトルアドレス
レジスタに格納されているベクトルアドレスは、ベクトルアドレスバスを介して
マイクロプロセッサに供給される。マイクロプロセッサは、このベクトルアドレ
スをプログラムカウンタに供給し、このベクトルアドレスから開始される適切な
割り込みサービスルーチンを実行する。
る。複数のアクティブ化信号は、複数の論理積ゲートに供給され、これにより、
最上位の優先順位を有するイネーブルされたアクティブ化信号のみが対応するベ
クトルアドレスレジスタをイネーブルする。イネーブルされたベクトルアドレス
レジスタに格納されているベクトルアドレスは、ベクトルアドレスバスを介して
マイクロプロセッサに供給される。マイクロプロセッサは、このベクトルアドレ
スをプログラムカウンタに供給し、このベクトルアドレスから開始される適切な
割り込みサービスルーチンを実行する。
【００１５】 適切なサービスルーチンを実行することにより最上位の優先順位を有する割り
込み処理が完了すると、次に高い優先順位を有する保留中の割り込み処理が実行
され、この処理は、さらなる保留中の割り込み処理がすべて実行されるまで繰り
返される。保留中の割り込み処理がなくなると、プログラムカウンタはリストア
され、マイクロプロセッサは元の命令シーケンスの実行を再開する。
込み処理が完了すると、次に高い優先順位を有する保留中の割り込み処理が実行
され、この処理は、さらなる保留中の割り込み処理がすべて実行されるまで繰り
返される。保留中の割り込み処理がなくなると、プログラムカウンタはリストア
され、マイクロプロセッサは元の命令シーケンスの実行を再開する。
【００１６】 このように、本発明によれば、複数の割り込み環境設定レジスタのコンテンツ
及び複数のベクトルアドレスレジスタのコンテンツに基づいて割り込み処理の環
境設定を行うことができる。これらコンテンツは、比較的容易に変更することが
でき、すなわち、本発明によれば、従来の技術に比べて割り込み処理を容易に環
境設定することができる。さらに、本発明によれば、従来の技術において必要で
あった割り込みハンドラにおける優先順位及びベクトルアドレスの解析を行う必
要がないため、各割り込み処理の実行時の遅延を低減することができる。さらに
、本発明では、各割り込み処理の優先順位を決定し、各割り込み処理に適切なベ
クトルアドレスを与える処理を主にハードウェアにより実現することができるた
め、従来に比べて処理遅延が低減される。
及び複数のベクトルアドレスレジスタのコンテンツに基づいて割り込み処理の環
境設定を行うことができる。これらコンテンツは、比較的容易に変更することが
でき、すなわち、本発明によれば、従来の技術に比べて割り込み処理を容易に環
境設定することができる。さらに、本発明によれば、従来の技術において必要で
あった割り込みハンドラにおける優先順位及びベクトルアドレスの解析を行う必
要がないため、各割り込み処理の実行時の遅延を低減することができる。さらに
、本発明では、各割り込み処理の優先順位を決定し、各割り込み処理に適切なベ
クトルアドレスを与える処理を主にハードウェアにより実現することができるた
め、従来に比べて処理遅延が低減される。
【００１７】 発明の好適な実施の形態の詳細な説明 Ｆｉｇ．１は、マイクロプロセッサを用いる装置における割り込み信号に応答
するための、複数の割り込み環境設定レジスタ（interrupt configuration regi
ster）１００及びベクトルアドレスレジスタ２００を示す図である。周辺機器か
ら供給される各割り込み信号ＩＮＴ．Ａ〜ＩＮＴ．ｎは、複数の割り込み環境設
定レジスタ１００のうちの１つに対応している。割り込み信号の総数は、実際に
構築されるシステムに応じて異なるものである。各割り込み環境設定レジスタ１
００は、ソフトウェアにより、複数のベクトルアドレスレジスタ２００のうちの
１つを同定するビットパターン又は対応する割り込みをマスキングする（実行不
可能にする）ことを示すビットパターンを格納するように環境設定することがで
きる。すなわち、割り込み信号ＩＮＴ．Ａ〜ＩＮＴ．ｎは、割り込み環境設定レ
ジスタ１００のコンテンツに基づいて、ベクトルアドレスレジスタ２００のうち
の適切な１つに選択的にマッピングされる。
するための、複数の割り込み環境設定レジスタ（interrupt configuration regi
ster）１００及びベクトルアドレスレジスタ２００を示す図である。周辺機器か
ら供給される各割り込み信号ＩＮＴ．Ａ〜ＩＮＴ．ｎは、複数の割り込み環境設
定レジスタ１００のうちの１つに対応している。割り込み信号の総数は、実際に
構築されるシステムに応じて異なるものである。各割り込み環境設定レジスタ１
００は、ソフトウェアにより、複数のベクトルアドレスレジスタ２００のうちの
１つを同定するビットパターン又は対応する割り込みをマスキングする（実行不
可能にする）ことを示すビットパターンを格納するように環境設定することがで
きる。すなわち、割り込み信号ＩＮＴ．Ａ〜ＩＮＴ．ｎは、割り込み環境設定レ
ジスタ１００のコンテンツに基づいて、ベクトルアドレスレジスタ２００のうち
の適切な１つに選択的にマッピングされる。
【００１８】 ベクトルアドレスレジスタ２００のそれぞれは、各割り込み信号に対応する割
り込みサービスルーチンの開始アドレスを格納している。メモリアドレスを特定
するために３２ビットを使用するシステムでは、各レジスタ２００は、３２ビッ
トの情報を格納する。もちろん、アドレス指定の手法が異なる場合、レジスタ２
００のサイズは異なるものとなる、ベクトルアドレスレジスタ２００は、予め定
められた優先順位に基づいて配列されている。この具体例では、例えば、ベクト
ルアドレスレジスタ２０２の優先順位が最下位に指定されており、中間のレジス
タであるベクトルアドレスレジスタ２０４がそれより高い優先順位を有しており
、ベクトルアドレスレジスタ２０６が最上位の優先順位を有している。もちろん
、相対的な優先順位の順序は変更することができる。
り込みサービスルーチンの開始アドレスを格納している。メモリアドレスを特定
するために３２ビットを使用するシステムでは、各レジスタ２００は、３２ビッ
トの情報を格納する。もちろん、アドレス指定の手法が異なる場合、レジスタ２
００のサイズは異なるものとなる、ベクトルアドレスレジスタ２００は、予め定
められた優先順位に基づいて配列されている。この具体例では、例えば、ベクト
ルアドレスレジスタ２０２の優先順位が最下位に指定されており、中間のレジス
タであるベクトルアドレスレジスタ２０４がそれより高い優先順位を有しており
、ベクトルアドレスレジスタ２０６が最上位の優先順位を有している。もちろん
、相対的な優先順位の順序は変更することができる。
【００１９】 各割り込み環境設定レジスタ１００に格納される情報のビット数は、各ベクト
ルアドレスレジスタ２００に固有のビットパターンと割り込みのマスキングを示
す固有のビットパターンとを表現するために十分なビット数であることが望まし
い。すなわち、最大３つの割り込み信号が存在する場合、各割り込み環境設定レ
ジスタ１００は、好ましくは２ビットの情報を格納する。これにより表されるビ
ットパターンのうちの１つ、例えば００は、対応する割り込みをマスキングする
ことを示し、残りの０１，１０，１１は、それぞれベクトルアドレスレジスタ２
００のうちの１つに対応する。また、最大７つの割り込み信号が存在する場合、
各割り込み環境設定レジスタ１００は、好ましくは３ビットの情報を格納する。
これにより表されるビットパターンのうちの１つ、例えば０００は、対応する割
り込みをマスキングすることを示し、残りの００１〜１１１は、それぞれベクト
ルアドレスレジスタ２００のうちの１つに対応する。さらにまた、最大１５個の
割り込み信号が存在する場合、各割り込み環境設定レジスタ１００は、好ましく
は４ビットの情報を格納する。もちろん、割り込み信号の数が増えれば、より大
きなビット数が必要となる。
ルアドレスレジスタ２００に固有のビットパターンと割り込みのマスキングを示
す固有のビットパターンとを表現するために十分なビット数であることが望まし
い。すなわち、最大３つの割り込み信号が存在する場合、各割り込み環境設定レ
ジスタ１００は、好ましくは２ビットの情報を格納する。これにより表されるビ
ットパターンのうちの１つ、例えば００は、対応する割り込みをマスキングする
ことを示し、残りの０１，１０，１１は、それぞれベクトルアドレスレジスタ２
００のうちの１つに対応する。また、最大７つの割り込み信号が存在する場合、
各割り込み環境設定レジスタ１００は、好ましくは３ビットの情報を格納する。
これにより表されるビットパターンのうちの１つ、例えば０００は、対応する割
り込みをマスキングすることを示し、残りの００１〜１１１は、それぞれベクト
ルアドレスレジスタ２００のうちの１つに対応する。さらにまた、最大１５個の
割り込み信号が存在する場合、各割り込み環境設定レジスタ１００は、好ましく
は４ビットの情報を格納する。もちろん、割り込み信号の数が増えれば、より大
きなビット数が必要となる。
【００２０】 以下、本発明に基づく処理について説明する。ここでは、マイクロプロセッサ
を用いる装置は、ＩＮＴ．Ａ〜ＩＮＴ．Ｅにより表される５つの異なる割り込み
信号に応答しなくてはならないとする。したがって、それぞれ３ビットの情報を
格納する５つの割り込み環境設定レジスタ１００が必要となる。さらに、Ａ’〜
Ｅ’により表される５つのベクトルアドレスを設ける必要がある。この具体例に
おいて、各ベクトルアドレスＡ’〜Ｅ’は、同一のアルファベット符号により示
される割り込みＩＮＴ．Ａ〜ＩＮＴ．Ｅにそれぞれ対応するものとする（例えば
、割り込みＩＮＴ．Ａに対応する適切な割り込みサービスルーチンは、ベクトル
アドレスＡ’が示すメモリ内の開始アドレスを有している。）。
を用いる装置は、ＩＮＴ．Ａ〜ＩＮＴ．Ｅにより表される５つの異なる割り込み
信号に応答しなくてはならないとする。したがって、それぞれ３ビットの情報を
格納する５つの割り込み環境設定レジスタ１００が必要となる。さらに、Ａ’〜
Ｅ’により表される５つのベクトルアドレスを設ける必要がある。この具体例に
おいて、各ベクトルアドレスＡ’〜Ｅ’は、同一のアルファベット符号により示
される割り込みＩＮＴ．Ａ〜ＩＮＴ．Ｅにそれぞれ対応するものとする（例えば
、割り込みＩＮＴ．Ａに対応する適切な割り込みサービスルーチンは、ベクトル
アドレスＡ’が示すメモリ内の開始アドレスを有している。）。
【００２１】 第１の具体例をＦｉｇ．２Ａに示す。ここでは、割り込みＡ〜Ｅに対し、優先
順位を高い順からＣ，Ｅ，Ａ，Ｄ，Ｂの順で付けるとする。このために、割り込
み環境設定レジスタ１００及びベクトルアドレスレジスタ２００は、Ｆｉｇ．２
Ａに示すように環境設定される。すなわち、ビットパターン１０１が割り込みＩ
ＮＴ．Ｃに対応する割り込み環境設定レジスタに割り当てられ、これによりＩＮ
Ｔ．Ｃがベクトルアドレスレジスタ２００における最上位の優先順位にマッピン
グされるべきことが示され、ＩＮＴ．Ｃ用のベクトルアドレスＣ’が最上位の優
先順位を有するベクトルアドレスレジスタ２００に割り当てられる。また、ビッ
トパターン１００が割り込みＩＮＴ．Ｅに対応する割り込み環境設定レジスタに
割り当てられ、これによりＩＮＴ．Ｅがベクトルアドレスレジスタ２００におけ
る第２位の優先順位にマッピングされるべきことが示され、ＩＮＴ．Ｅ用のベク
トルアドレスＥ’が第２位の優先順位を有するベクトルアドレスレジスタ２００
に割り当てられる。また、ビットパターン０１１が割り込みＩＮＴ．Ａに対応す
る割り込み環境設定レジスタに割り当てられ、これによりＩＮＴ．Ａがベクトル
アドレスレジスタ２００における第３位の優先順位にマッピングされるべきこと
が示され、ＩＮＴ．Ａ用のベクトルアドレスＡ’が第３位の優先順位を有するベ
クトルアドレスレジスタ２００に割り当てられる。また、ビットパターン０１０
が割り込みＩＮＴ．Ｄに対応する割り込み環境設定レジスタに割り当てられ、こ
れによりＩＮＴ．Ｄがベクトルアドレスレジスタ２００における第４位の優先順
位にマッピングされるべきことが示され、ＩＮＴ．Ｄ用のベクトルアドレスＤ’
が第４位の優先順位を有するベクトルアドレスレジスタ２００に割り当てられる
。また、ビットパターン００１が割り込みＩＮＴ．Ｂに対応する割り込み環境設
定レジスタに割り当てられ、これによりＩＮＴ．Ｂがベクトルアドレスレジスタ
２００における最下位の優先順位にマッピングされるべきことが示され、ＩＮＴ
．Ｂ用のベクトルアドレスＢ’が最下位の優先順位を有するベクトルアドレスレ
ジスタ２００に割り当てられる。
順位を高い順からＣ，Ｅ，Ａ，Ｄ，Ｂの順で付けるとする。このために、割り込
み環境設定レジスタ１００及びベクトルアドレスレジスタ２００は、Ｆｉｇ．２
Ａに示すように環境設定される。すなわち、ビットパターン１０１が割り込みＩ
ＮＴ．Ｃに対応する割り込み環境設定レジスタに割り当てられ、これによりＩＮ
Ｔ．Ｃがベクトルアドレスレジスタ２００における最上位の優先順位にマッピン
グされるべきことが示され、ＩＮＴ．Ｃ用のベクトルアドレスＣ’が最上位の優
先順位を有するベクトルアドレスレジスタ２００に割り当てられる。また、ビッ
トパターン１００が割り込みＩＮＴ．Ｅに対応する割り込み環境設定レジスタに
割り当てられ、これによりＩＮＴ．Ｅがベクトルアドレスレジスタ２００におけ
る第２位の優先順位にマッピングされるべきことが示され、ＩＮＴ．Ｅ用のベク
トルアドレスＥ’が第２位の優先順位を有するベクトルアドレスレジスタ２００
に割り当てられる。また、ビットパターン０１１が割り込みＩＮＴ．Ａに対応す
る割り込み環境設定レジスタに割り当てられ、これによりＩＮＴ．Ａがベクトル
アドレスレジスタ２００における第３位の優先順位にマッピングされるべきこと
が示され、ＩＮＴ．Ａ用のベクトルアドレスＡ’が第３位の優先順位を有するベ
クトルアドレスレジスタ２００に割り当てられる。また、ビットパターン０１０
が割り込みＩＮＴ．Ｄに対応する割り込み環境設定レジスタに割り当てられ、こ
れによりＩＮＴ．Ｄがベクトルアドレスレジスタ２００における第４位の優先順
位にマッピングされるべきことが示され、ＩＮＴ．Ｄ用のベクトルアドレスＤ’
が第４位の優先順位を有するベクトルアドレスレジスタ２００に割り当てられる
。また、ビットパターン００１が割り込みＩＮＴ．Ｂに対応する割り込み環境設
定レジスタに割り当てられ、これによりＩＮＴ．Ｂがベクトルアドレスレジスタ
２００における最下位の優先順位にマッピングされるべきことが示され、ＩＮＴ
．Ｂ用のベクトルアドレスＢ’が最下位の優先順位を有するベクトルアドレスレ
ジスタ２００に割り当てられる。
【００２２】 Ｆｉｇ．２Ａに示す具体例では、割り込みが発生すると、対応するベクトルア
ドレスがマイクロプロセッサに供給され、このベクトルアドレスがプログラムカ
ウンタにロードされる。例えば、割り込みＩＮＴ．Ａが発生した場合、対応する
ベクトルアドレスＡ’がマイクロプロセッサに供給される。ここで、例えばＩＮ
Ｔ．Ａ及びＩＮＴ．Ｅのように、複数の割り込みが保留中の場合、それらのうち
で優先順位が最も高い割り込みのベクトルアドレスのみがマイクロプロセッサに
供給される。この具体例では、割り込みＩＮＴ．Ｅが割り込みＩＮＴ．Ａよりも
高い優先順位を有しているため、ベクトルアドレスＥ’が先にマイクロプロセッ
サに供給される。割り込みＩＮＴ．Ｅ用の割り込みサービスルーチンが遂行され
ると、割り込みＩＮＴ．Ａがまだ保留中である場合、ベクトルアドレスＡ’がマ
イクロプロセッサに供給される。
ドレスがマイクロプロセッサに供給され、このベクトルアドレスがプログラムカ
ウンタにロードされる。例えば、割り込みＩＮＴ．Ａが発生した場合、対応する
ベクトルアドレスＡ’がマイクロプロセッサに供給される。ここで、例えばＩＮ
Ｔ．Ａ及びＩＮＴ．Ｅのように、複数の割り込みが保留中の場合、それらのうち
で優先順位が最も高い割り込みのベクトルアドレスのみがマイクロプロセッサに
供給される。この具体例では、割り込みＩＮＴ．Ｅが割り込みＩＮＴ．Ａよりも
高い優先順位を有しているため、ベクトルアドレスＥ’が先にマイクロプロセッ
サに供給される。割り込みＩＮＴ．Ｅ用の割り込みサービスルーチンが遂行され
ると、割り込みＩＮＴ．Ａがまだ保留中である場合、ベクトルアドレスＡ’がマ
イクロプロセッサに供給される。
【００２３】 この具体例では、ビットパターン０００が割り込みのマスキングに対応してい
るとする。なお、割り込みのマスキングに対応するビットパターンとしては、い
かなるビットパターンを選択してもよいことは明らかである。ここで、割り込み
ＩＮＴ．Ａ〜ＩＮＴ．Ｅのうちの１又は複数の割り込みをマスキングする必要が
生じた場合、マスキングすべき割り込み信号に対応する割り込み環境設定レジス
タ内のビットパターンがビットパターン０００に置換される。Ｆｉｇ．２Ｂは、
このような状況の例を示す図である。Ｆｉｇ．２Ｂに示す具体例は、割り込みＩ
ＮＴ．Ｅがマスキングされている点を除いて、Ｆｉｇ．２Ａの具体例と同様であ
る。ここで、割り込みＢがマスキングされているために、対応するベクトルアド
レスＥ’を設ける必要がない。したがって、割り込み信号Ｅがアクティブになっ
ても、内応するベクトルアドレスはマイクロプロセッサには供給されない。一方
、その他の、マスキングされていない割り込みＩＮＴ．Ａ〜ＩＮＴ．Ｄが発生し
た場合、プログラムフローは割り込みにより中断され、適切なベクトルアドレス
がマイクロプロセッサに供給される。割り込み信号Ａ〜Ｅのうちのいずれの１又
は複数の信号も、同様の手法によりマスキングすることができる。
るとする。なお、割り込みのマスキングに対応するビットパターンとしては、い
かなるビットパターンを選択してもよいことは明らかである。ここで、割り込み
ＩＮＴ．Ａ〜ＩＮＴ．Ｅのうちの１又は複数の割り込みをマスキングする必要が
生じた場合、マスキングすべき割り込み信号に対応する割り込み環境設定レジス
タ内のビットパターンがビットパターン０００に置換される。Ｆｉｇ．２Ｂは、
このような状況の例を示す図である。Ｆｉｇ．２Ｂに示す具体例は、割り込みＩ
ＮＴ．Ｅがマスキングされている点を除いて、Ｆｉｇ．２Ａの具体例と同様であ
る。ここで、割り込みＢがマスキングされているために、対応するベクトルアド
レスＥ’を設ける必要がない。したがって、割り込み信号Ｅがアクティブになっ
ても、内応するベクトルアドレスはマイクロプロセッサには供給されない。一方
、その他の、マスキングされていない割り込みＩＮＴ．Ａ〜ＩＮＴ．Ｄが発生し
た場合、プログラムフローは割り込みにより中断され、適切なベクトルアドレス
がマイクロプロセッサに供給される。割り込み信号Ａ〜Ｅのうちのいずれの１又
は複数の信号も、同様の手法によりマスキングすることができる。
【００２４】 このように、本発明によれば、割り込み及び割り込みの相対的な優先順位の環
境設定を非常に柔軟に行うことができる。各割り込みのためのベクトルアドレス
、マスキングの設定、及び相対的優先順位は、対応する割り込み環境設定レジス
タ１００のうちの１つのレジスタ、又はベクトルアドレスレジスタ２００のうち
の１つのレジスタのコンテンツを変更するだけで、簡単に変更することができる
。
境設定を非常に柔軟に行うことができる。各割り込みのためのベクトルアドレス
、マスキングの設定、及び相対的優先順位は、対応する割り込み環境設定レジス
タ１００のうちの１つのレジスタ、又はベクトルアドレスレジスタ２００のうち
の１つのレジスタのコンテンツを変更するだけで、簡単に変更することができる
。
【００２５】 この柔軟性の例として、例えばＦｉｇ．２Ａに示す具体例において、最上位の
優先順位を有する割り込みについて、この最上位の優先順位を有する割り込みの
優先順位を最下位に変更し、この他の割り込みの優先順位を１ずつ繰り上げる必
要が生じたとする。この処理は、本発明に基づき、割り込み環境設定レジスタ１
００及びベクトルアドレスレジスタ２００のエントリをＦｉｇ．２Ｃに示すよう
に変更することにより実現できる。すなわち、Ｆｉｇ．２Ａにおいて、割り込み
ＩＮＴ．Ｃは、ベクトルアドレスレジスタ２００における最上位の優先順位を有
する位置にマッピングされているが、Ｆｉｇ．２Ｃにおいては、割り込みＩＮＴ
．Ｃは、ベクトルアドレスレジスタ２００における最下位の優先順位を有する位
置にマッピングされている。また、Ｆｉｇ．２Ｃにおける各割り込みＩＮＴ．Ａ
、ＩＮＴ．Ｂ、ＩＮＴ．Ｄ、ＩＮＴ．Ｅは、Ｆｉｇ．２Ａにおける位置から１ず
つ高い優先順位の位置にマッピングされている。
優先順位を有する割り込みについて、この最上位の優先順位を有する割り込みの
優先順位を最下位に変更し、この他の割り込みの優先順位を１ずつ繰り上げる必
要が生じたとする。この処理は、本発明に基づき、割り込み環境設定レジスタ１
００及びベクトルアドレスレジスタ２００のエントリをＦｉｇ．２Ｃに示すよう
に変更することにより実現できる。すなわち、Ｆｉｇ．２Ａにおいて、割り込み
ＩＮＴ．Ｃは、ベクトルアドレスレジスタ２００における最上位の優先順位を有
する位置にマッピングされているが、Ｆｉｇ．２Ｃにおいては、割り込みＩＮＴ
．Ｃは、ベクトルアドレスレジスタ２００における最下位の優先順位を有する位
置にマッピングされている。また、Ｆｉｇ．２Ｃにおける各割り込みＩＮＴ．Ａ
、ＩＮＴ．Ｂ、ＩＮＴ．Ｄ、ＩＮＴ．Ｅは、Ｆｉｇ．２Ａにおける位置から１ず
つ高い優先順位の位置にマッピングされている。
【００２６】 上述の具体例は、各割り込み信号を固有の割り込みルーチンにマッピングする
ものであった。しかしながら、本発明によれば、複数の割り込みを単一の割り込
みサービスルーチン（又は、単一の割り込みハンドラ）にマッピングすることも
できる。Ｆｉｇ．２Ｄは、２つの割り込み信号を単一のベクトルアドレスにマッ
ピングした具体例を示す。詳しくは、割り込み信号ＩＮＴ．Ａ及びＩＮＴ．Ｅは
、いずれもベクトルアドレスＡ’にマッピングされている。
ものであった。しかしながら、本発明によれば、複数の割り込みを単一の割り込
みサービスルーチン（又は、単一の割り込みハンドラ）にマッピングすることも
できる。Ｆｉｇ．２Ｄは、２つの割り込み信号を単一のベクトルアドレスにマッ
ピングした具体例を示す。詳しくは、割り込み信号ＩＮＴ．Ａ及びＩＮＴ．Ｅは
、いずれもベクトルアドレスＡ’にマッピングされている。
【００２７】 Ｆｉｇ．３Ａ及びＦｉｇ．３Ｂは、本発明を実現する回路３００の構成を示す
図である。説明を簡潔にするために、Ｆｉｇ．３Ａ及びＦｉｇ．３Ｂに示す回路
３００は、ＩＮＴ．Ａ〜ＩＮＴ．Ｅの５つの割り込みを有するシステム用に設計
されたものとするが、ここに開示する原理は、これより多い又は少ない割り込み
を有するシステムに対応する回路にも適用することができる。割り込み信号ＩＮ
Ｔ．Ａは、１−８デマルチプレクサ（one-to-eight demultiplexer）３０２の入
力端子に供給される。割り込み信号ＩＮＴ．Ａ用の割り込み環境設定レジスタ１
０２には３ビットの情報が格納される。これら割り込み環境設定レジスタ１０２
の３つの各ビットは、それぞれデマルチプレクサ３０２の３つの選択線（select
line）に供給されている。割り込み信号ＩＮＴ．Ｂは、１−８デマルチプレク
サ３０４の入力端子に供給される。割り込み信号ＩＮＴ．Ｂ用の割り込み環境設
定レジスタ１０４には３ビットの情報が格納される。これら割り込み環境設定レ
ジスタ１０４の３つの各ビットは、それぞれデマルチプレクサ３０４の３つの選
択線に供給されている。
図である。説明を簡潔にするために、Ｆｉｇ．３Ａ及びＦｉｇ．３Ｂに示す回路
３００は、ＩＮＴ．Ａ〜ＩＮＴ．Ｅの５つの割り込みを有するシステム用に設計
されたものとするが、ここに開示する原理は、これより多い又は少ない割り込み
を有するシステムに対応する回路にも適用することができる。割り込み信号ＩＮ
Ｔ．Ａは、１−８デマルチプレクサ（one-to-eight demultiplexer）３０２の入
力端子に供給される。割り込み信号ＩＮＴ．Ａ用の割り込み環境設定レジスタ１
０２には３ビットの情報が格納される。これら割り込み環境設定レジスタ１０２
の３つの各ビットは、それぞれデマルチプレクサ３０２の３つの選択線（select
line）に供給されている。割り込み信号ＩＮＴ．Ｂは、１−８デマルチプレク
サ３０４の入力端子に供給される。割り込み信号ＩＮＴ．Ｂ用の割り込み環境設
定レジスタ１０４には３ビットの情報が格納される。これら割り込み環境設定レ
ジスタ１０４の３つの各ビットは、それぞれデマルチプレクサ３０４の３つの選
択線に供給されている。
【００２８】 割り込み信号ＩＮＴ．Ｃは、１−８デマルチプレクサ３０６の入力端子に供給
される。割り込み信号ＩＮＴ．Ｃ用の割り込み環境設定レジスタ１０６には３ビ
ットの情報が格納される。これら割り込み環境設定レジスタ１０６の３つの各ビ
ットは、それぞれデマルチプレクサ３０６の３つの選択線に供給されている。割
り込み信号ＩＮＴ．Ｄは、１−８デマルチプレクサ３０８の入力端子に供給され
る。割り込み信号ＩＮＴ．Ｄ用の割り込み環境設定レジスタ１０８には３ビット
の情報が格納される。これら割り込み環境設定レジスタ１０８の３つの各ビット
は、それぞれデマルチプレクサ３０８の３つの選択線に供給されている。割り込
み信号ＩＮＴ．Ｅは、１−８デマルチプレクサ３１０の入力端子に供給される。
割り込み信号ＩＮＴ．Ｅ用の割り込み環境設定レジスタ１１０には３ビットの情
報が格納される。これら割り込み環境設定レジスタ１１０の３つの各ビットは、
それぞれデマルチプレクサ３１０の３つの選択線に供給されている。
される。割り込み信号ＩＮＴ．Ｃ用の割り込み環境設定レジスタ１０６には３ビ
ットの情報が格納される。これら割り込み環境設定レジスタ１０６の３つの各ビ
ットは、それぞれデマルチプレクサ３０６の３つの選択線に供給されている。割
り込み信号ＩＮＴ．Ｄは、１−８デマルチプレクサ３０８の入力端子に供給され
る。割り込み信号ＩＮＴ．Ｄ用の割り込み環境設定レジスタ１０８には３ビット
の情報が格納される。これら割り込み環境設定レジスタ１０８の３つの各ビット
は、それぞれデマルチプレクサ３０８の３つの選択線に供給されている。割り込
み信号ＩＮＴ．Ｅは、１−８デマルチプレクサ３１０の入力端子に供給される。
割り込み信号ＩＮＴ．Ｅ用の割り込み環境設定レジスタ１１０には３ビットの情
報が格納される。これら割り込み環境設定レジスタ１１０の３つの各ビットは、
それぞれデマルチプレクサ３１０の３つの選択線に供給されている。
【００２９】 デマルチプレクサ３０２の１番の出力端子は論理和ゲート３１２の第１の入力
端子に接続されている。デマルチプレクサ３０２の２番の出力端子は論理和ゲー
ト３１４の第１の入力端子に接続されている。デマルチプレクサ３０２の３番の
出力端子は論理和ゲート３１６の第１の入力端子に接続されている。デマルチプ
レクサ３０２の４番の出力端子は論理和ゲート３１８の第１の入力端子に接続さ
れている。デマルチプレクサ３０２の５番の出力端子は論理和ゲート３２０の第
１の入力端子に接続されている。デマルチプレクサ３０２の０番、６番、７番の
出力端子は結線されていない。
端子に接続されている。デマルチプレクサ３０２の２番の出力端子は論理和ゲー
ト３１４の第１の入力端子に接続されている。デマルチプレクサ３０２の３番の
出力端子は論理和ゲート３１６の第１の入力端子に接続されている。デマルチプ
レクサ３０２の４番の出力端子は論理和ゲート３１８の第１の入力端子に接続さ
れている。デマルチプレクサ３０２の５番の出力端子は論理和ゲート３２０の第
１の入力端子に接続されている。デマルチプレクサ３０２の０番、６番、７番の
出力端子は結線されていない。
【００３０】 デマルチプレクサ３０４の１番の出力端子は論理和ゲート３１２の第２の入力
端子に接続されている。デマルチプレクサ３０４の２番の出力端子は論理和ゲー
ト３１４の第２の入力端子に接続されている。デマルチプレクサ３０４の３番の
出力端子は論理和ゲート３１６の第２の入力端子に接続されている。デマルチプ
レクサ３０４の４番の出力端子は論理和ゲート３１８の第２の入力端子に接続さ
れている。デマルチプレクサ３０４の５番の出力端子は論理和ゲート３２０の第
２の入力端子に接続されている。デマルチプレクサ３０４の０番、６番、７番の
出力端子は結線されていない。
端子に接続されている。デマルチプレクサ３０４の２番の出力端子は論理和ゲー
ト３１４の第２の入力端子に接続されている。デマルチプレクサ３０４の３番の
出力端子は論理和ゲート３１６の第２の入力端子に接続されている。デマルチプ
レクサ３０４の４番の出力端子は論理和ゲート３１８の第２の入力端子に接続さ
れている。デマルチプレクサ３０４の５番の出力端子は論理和ゲート３２０の第
２の入力端子に接続されている。デマルチプレクサ３０４の０番、６番、７番の
出力端子は結線されていない。
【００３１】 デマルチプレクサ３０６の１番の出力端子は論理和ゲート３１２の第３の入力
端子に接続されている。デマルチプレクサ３０６の２番の出力端子は論理和ゲー
ト３１４の第３の入力端子に接続されている。デマルチプレクサ３０６の３番の
出力端子は論理和ゲート３１６の第３の入力端子に接続されている。デマルチプ
レクサ３０６の４番の出力端子は論理和ゲート３１８の第３の入力端子に接続さ
れている。デマルチプレクサ３０６の５番の出力端子は論理和ゲート３２０の第
３の入力端子に接続されている。デマルチプレクサ３０６の０番、６番、７番の
出力端子は結線されていない。
端子に接続されている。デマルチプレクサ３０６の２番の出力端子は論理和ゲー
ト３１４の第３の入力端子に接続されている。デマルチプレクサ３０６の３番の
出力端子は論理和ゲート３１６の第３の入力端子に接続されている。デマルチプ
レクサ３０６の４番の出力端子は論理和ゲート３１８の第３の入力端子に接続さ
れている。デマルチプレクサ３０６の５番の出力端子は論理和ゲート３２０の第
３の入力端子に接続されている。デマルチプレクサ３０６の０番、６番、７番の
出力端子は結線されていない。
【００３２】 デマルチプレクサ３０８の１番の出力端子は論理和ゲート３１２の第４の入力
端子に接続されている。デマルチプレクサ３０８の２番の出力端子は論理和ゲー
ト３１４の第４の入力端子に接続されている。デマルチプレクサ３０８の３番の
出力端子は論理和ゲート３１６の第４の入力端子に接続されている。デマルチプ
レクサ３０８の４番の出力端子は論理和ゲート３１８の第４の入力端子に接続さ
れている。デマルチプレクサ３０８の５番の出力端子は論理和ゲート３２０の第
４の入力端子に接続されている。デマルチプレクサ３０８の０番、６番、７番の
出力端子は結線されていない。
端子に接続されている。デマルチプレクサ３０８の２番の出力端子は論理和ゲー
ト３１４の第４の入力端子に接続されている。デマルチプレクサ３０８の３番の
出力端子は論理和ゲート３１６の第４の入力端子に接続されている。デマルチプ
レクサ３０８の４番の出力端子は論理和ゲート３１８の第４の入力端子に接続さ
れている。デマルチプレクサ３０８の５番の出力端子は論理和ゲート３２０の第
４の入力端子に接続されている。デマルチプレクサ３０８の０番、６番、７番の
出力端子は結線されていない。
【００３３】 デマルチプレクサ３１０の１番の出力端子は論理和ゲート３１２の第５の入力
端子に接続されている。デマルチプレクサ３１０の２番の出力端子は論理和ゲー
ト３１４の第５の入力端子に接続されている。デマルチプレクサ３１０の３番の
出力端子は論理和ゲート３１６の第５の入力端子に接続されている。デマルチプ
レクサ３１０の４番の出力端子は論理和ゲート３１８の第５の入力端子に接続さ
れている。デマルチプレクサ３１０の５番の出力端子は論理和ゲート３２０の第
５の入力端子に接続されている。デマルチプレクサ３１０の０番、６番、７番の
出力端子は結線されていない。
端子に接続されている。デマルチプレクサ３１０の２番の出力端子は論理和ゲー
ト３１４の第５の入力端子に接続されている。デマルチプレクサ３１０の３番の
出力端子は論理和ゲート３１６の第５の入力端子に接続されている。デマルチプ
レクサ３１０の４番の出力端子は論理和ゲート３１８の第５の入力端子に接続さ
れている。デマルチプレクサ３１０の５番の出力端子は論理和ゲート３２０の第
５の入力端子に接続されている。デマルチプレクサ３１０の０番、６番、７番の
出力端子は結線されていない。
【００３４】 論理和ゲート３１２の出力端子は論理積ゲート３２２の第１の非反転入力端子
に接続されている。論理和ゲート３１４の出力端子は論理積ゲート３２２の第２
の反転入力端子及び論理積ゲート３２４の第１の非反転入力端子に接続されてい
る。論理和ゲート３１６の出力端子は論理積ゲート３２２の第３の反転入力端子
、論理積ゲート３２４の第２の反転入力端子及び論理積ゲート３２６の第１の非
反転入力端子に接続されている。論理和ゲート３１８の出力端子は論理積ゲート
３２２の第４の反転入力端子、論理積ゲート３２４の第３の反転入力端子、論理
積ゲート３２６の第２の反転入力端子及び論理積ゲート３２８の第１の非反転入
力端子に接続されている。
に接続されている。論理和ゲート３１４の出力端子は論理積ゲート３２２の第２
の反転入力端子及び論理積ゲート３２４の第１の非反転入力端子に接続されてい
る。論理和ゲート３１６の出力端子は論理積ゲート３２２の第３の反転入力端子
、論理積ゲート３２４の第２の反転入力端子及び論理積ゲート３２６の第１の非
反転入力端子に接続されている。論理和ゲート３１８の出力端子は論理積ゲート
３２２の第４の反転入力端子、論理積ゲート３２４の第３の反転入力端子、論理
積ゲート３２６の第２の反転入力端子及び論理積ゲート３２８の第１の非反転入
力端子に接続されている。
【００３５】 論理和ゲート３２０の出力端子は論理積ゲート３２２の第５の反転入力端子、
論理積ゲート３２４の第４の反転入力端子、論理積ゲート３２６の第３の反転入
力端子、論理積ゲート３２８の第２の反転入力端子及びベクトルアドレスレジス
タ２１２のイネーブル端子に接続されている。論理積ゲート３２２の出力端子は
、ベクトルアドレスレジスタ２０２のイネーブル端子に接続されている。論理積
ゲート３２４の出力端子は、ベクトルアドレスレジスタ２０４のイネーブル端子
に接続されている。論理積ゲート３２６の出力端子は、ベクトルアドレスレジス
タ２０８のイネーブル端子に接続されている。論理積ゲート３２８の出力端子は
、ベクトルアドレスレジスタ２１０のイネーブル端子に接続されている。 ベクトルアドレスレジスタ２０２のコンテンツは、論理積ゲート３２２の出力信
号のレベルに応じて、ベクトルアドレスバス３３０に選択的に出力される。ベク
トルアドレスバス３３０のビット幅は、マイクロプロセッサがメモリのアドレス
指定に用いているビット数（例えば３２ビット）に対応していることが望ましい
が、この他のアドレス指定の手法を用いてもよい。ベクトルアドレスレジスタ２
０４のコンテンツは、論理積ゲート３２４の出力信号のレベルに応じて、ベクト
ルアドレスバス３３０に選択的に出力される。ベクトルアドレスレジスタ２０８
のコンテンツは、論理積ゲート３２６の出力信号のレベルに応じて、ベクトルア
ドレスバス３３０に選択的に出力される。
論理積ゲート３２４の第４の反転入力端子、論理積ゲート３２６の第３の反転入
力端子、論理積ゲート３２８の第２の反転入力端子及びベクトルアドレスレジス
タ２１２のイネーブル端子に接続されている。論理積ゲート３２２の出力端子は
、ベクトルアドレスレジスタ２０２のイネーブル端子に接続されている。論理積
ゲート３２４の出力端子は、ベクトルアドレスレジスタ２０４のイネーブル端子
に接続されている。論理積ゲート３２６の出力端子は、ベクトルアドレスレジス
タ２０８のイネーブル端子に接続されている。論理積ゲート３２８の出力端子は
、ベクトルアドレスレジスタ２１０のイネーブル端子に接続されている。 ベクトルアドレスレジスタ２０２のコンテンツは、論理積ゲート３２２の出力信
号のレベルに応じて、ベクトルアドレスバス３３０に選択的に出力される。ベク
トルアドレスバス３３０のビット幅は、マイクロプロセッサがメモリのアドレス
指定に用いているビット数（例えば３２ビット）に対応していることが望ましい
が、この他のアドレス指定の手法を用いてもよい。ベクトルアドレスレジスタ２
０４のコンテンツは、論理積ゲート３２４の出力信号のレベルに応じて、ベクト
ルアドレスバス３３０に選択的に出力される。ベクトルアドレスレジスタ２０８
のコンテンツは、論理積ゲート３２６の出力信号のレベルに応じて、ベクトルア
ドレスバス３３０に選択的に出力される。
【００３６】 ベクトルアドレスレジスタ２１０のコンテンツは、論理積ゲート３２８の出力
信号のレベルに応じて、ベクトルアドレスバス３３０に選択的に出力される。ベ
クトルアドレスレジスタ２１２のコンテンツは、論理和ゲート３２０の出力信号
のレベルに応じて、ベクトルアドレスバス３３０に選択的に出力される。ベクト
ルアドレスバス３３０は、マイクロプロセッサ３３２に接続されており、マイク
ロプロセッサ３３２内のロジックに適切な割り込みベクトルアドレスを供給し、
マイクロプロセッサ３３２のためのプログラムカウンタを実現する。
信号のレベルに応じて、ベクトルアドレスバス３３０に選択的に出力される。ベ
クトルアドレスレジスタ２１２のコンテンツは、論理和ゲート３２０の出力信号
のレベルに応じて、ベクトルアドレスバス３３０に選択的に出力される。ベクト
ルアドレスバス３３０は、マイクロプロセッサ３３２に接続されており、マイク
ロプロセッサ３３２内のロジックに適切な割り込みベクトルアドレスを供給し、
マイクロプロセッサ３３２のためのプログラムカウンタを実現する。
【００３７】 回路３００を動作させるために、割り込み環境設定レジスタ１０２〜１１０及
びベクトルアドレスレジスタ２０２〜２１２は適切に環境設定される。割り込み
環境設定レジスタ１０２〜１１０及びベクトルアドレスレジスタ２０２〜２１２
は、好ましくはマイクロプロセッサ３３２にアクセスされて、例えばスタートア
ップソフトウェアルーチン等によるマイクロプロセッサを用いる装置の起動時に
、初期的に環境設定される。回路３００が動作可能な状態となると、割り込み環
境設定レジスタ１０２〜１１０及びベクトルアドレスレジスタ２０２〜２１２の
コンテンツは、ソフトウェアコマンド又はユーザ操作による入力により変更する
ことができる。これに代えて、割り込み環境設定レジスタ１０２〜１１０及びベ
クトルアドレスレジスタ２０２〜２１２をマイクロプロセッサ３３２の外部に存
在する論理回路により環境設定するようにしてもよい。
びベクトルアドレスレジスタ２０２〜２１２は適切に環境設定される。割り込み
環境設定レジスタ１０２〜１１０及びベクトルアドレスレジスタ２０２〜２１２
は、好ましくはマイクロプロセッサ３３２にアクセスされて、例えばスタートア
ップソフトウェアルーチン等によるマイクロプロセッサを用いる装置の起動時に
、初期的に環境設定される。回路３００が動作可能な状態となると、割り込み環
境設定レジスタ１０２〜１１０及びベクトルアドレスレジスタ２０２〜２１２の
コンテンツは、ソフトウェアコマンド又はユーザ操作による入力により変更する
ことができる。これに代えて、割り込み環境設定レジスタ１０２〜１１０及びベ
クトルアドレスレジスタ２０２〜２１２をマイクロプロセッサ３３２の外部に存
在する論理回路により環境設定するようにしてもよい。
【００３８】 例えば、割り込み環境設定レジスタ１０２〜１１０及びベクトルアドレスレジ
スタ２０２〜２１２をＦｉｇ．２Ｂに示す具体例のように環境設定するとする。
すなわち、割り込み環境設定レジスタ１０２はビットパターン０１１を格納し、
割り込み環境設定レジスタ１０４はビットパターン００１を格納し、割り込み環
境設定レジスタ１０６はビットパターン１０１を格納し、割り込み環境設定レジ
スタ１０８はビットパターン０１０を格納し、割り込み環境設定レジスタ１１０
はビットパターン０００を格納する。さらに、ベクトルアドレスレジスタ２０２
は、ベクトルアドレスＢ’を格納し、ベクトルアドレスレジスタ２０４は、ベク
トルアドレスＤ’を格納し、ベクトルアドレスレジスタ２０８は、ベクトルアド
レスＡ’を格納し、ベクトルアドレスレジスタ２１０は、割り込み信号がマッピ
ングされていないため特別な情報を格納せず、ベクトルアドレスレジスタ２１２
は、ベクトルアドレスＣ’を格納する。
スタ２０２〜２１２をＦｉｇ．２Ｂに示す具体例のように環境設定するとする。
すなわち、割り込み環境設定レジスタ１０２はビットパターン０１１を格納し、
割り込み環境設定レジスタ１０４はビットパターン００１を格納し、割り込み環
境設定レジスタ１０６はビットパターン１０１を格納し、割り込み環境設定レジ
スタ１０８はビットパターン０１０を格納し、割り込み環境設定レジスタ１１０
はビットパターン０００を格納する。さらに、ベクトルアドレスレジスタ２０２
は、ベクトルアドレスＢ’を格納し、ベクトルアドレスレジスタ２０４は、ベク
トルアドレスＤ’を格納し、ベクトルアドレスレジスタ２０８は、ベクトルアド
レスＡ’を格納し、ベクトルアドレスレジスタ２１０は、割り込み信号がマッピ
ングされていないため特別な情報を格納せず、ベクトルアドレスレジスタ２１２
は、ベクトルアドレスＣ’を格納する。
【００３９】 したがって、割り込み信号ＩＮＴ．Ａがアクティブになると、デマルチプレク
サ３０２の３番の出力端子からハイレベルの出力信号が出力され、これにより論
理和ゲート３１６からハイレベルの出力信号が出力される。また、割り込み信号
ＩＮＴ．Ｂがアクティブになると、デマルチプレクサ３０４の１番の出力端子か
らハイレベルの出力信号が出力され、これにより論理和ゲート３１２からハイレ
ベルの出力信号が出力される。割り込み信号ＩＮＴ．Ｃがアクティブになると、
デマルチプレクサ３０６の５番の出力端子からハイレベルの出力信号が出力され
、これにより論理和ゲート３２０からハイレベルの出力信号が出力される。割り
込み信号ＩＮＴ．Ｄがアクティブになると、デマルチプレクサ３０８の２番の出
力端子からハイレベルの出力信号が出力され、これにより論理和ゲート３１４か
らハイレベルの出力信号が出力される。割り込み信号ＩＮＴ．Ｅがアクティブに
なると、デマルチプレクサ３１０の０番の出力端子からハイレベルの出力信号が
出力される。この０番の出力端子は結線されていないため、割り込み信号ＩＮＴ
．Ｅはマスキングされる。このように、デマルチプレクサ３０２〜３１０及び論
理和ゲート３１２〜３２０は、マッピング回路として機能し、割り込み環境設定
レジスタ１０２〜１１０のコンテンツに応じて、割り込み信号ＩＮＴ．Ａ〜ＩＮ
Ｔ．Ｅを論理和ゲート３１２〜３２０に適切にマッピングする。
サ３０２の３番の出力端子からハイレベルの出力信号が出力され、これにより論
理和ゲート３１６からハイレベルの出力信号が出力される。また、割り込み信号
ＩＮＴ．Ｂがアクティブになると、デマルチプレクサ３０４の１番の出力端子か
らハイレベルの出力信号が出力され、これにより論理和ゲート３１２からハイレ
ベルの出力信号が出力される。割り込み信号ＩＮＴ．Ｃがアクティブになると、
デマルチプレクサ３０６の５番の出力端子からハイレベルの出力信号が出力され
、これにより論理和ゲート３２０からハイレベルの出力信号が出力される。割り
込み信号ＩＮＴ．Ｄがアクティブになると、デマルチプレクサ３０８の２番の出
力端子からハイレベルの出力信号が出力され、これにより論理和ゲート３１４か
らハイレベルの出力信号が出力される。割り込み信号ＩＮＴ．Ｅがアクティブに
なると、デマルチプレクサ３１０の０番の出力端子からハイレベルの出力信号が
出力される。この０番の出力端子は結線されていないため、割り込み信号ＩＮＴ
．Ｅはマスキングされる。このように、デマルチプレクサ３０２〜３１０及び論
理和ゲート３１２〜３２０は、マッピング回路として機能し、割り込み環境設定
レジスタ１０２〜１１０のコンテンツに応じて、割り込み信号ＩＮＴ．Ａ〜ＩＮ
Ｔ．Ｅを論理和ゲート３１２〜３２０に適切にマッピングする。
【００４０】 上述の具体例では、割り込み信号ＩＮＴ．Ａ〜ＩＮＴ．Ｅは、正論理（active
high）で、レベルによる（level sensitive）の信号である。ここで、割り込み
信号ＩＮＴ．Ａ〜ＩＮＴ．Ｅが負論理（active low）である場合、負論理を正論
理に変換する変換器を設けるとよい。また、割り込み信号ＩＮＴ．Ａ〜ＩＮＴ．
Ｅが立ち上がり又は立ち下がりによる（edge sensitive）の信号である場合、ラ
ッチ回路を設けて立ち上がり又は立ち下がりによる信号をレベルによる信号に変
換するとよい。
high）で、レベルによる（level sensitive）の信号である。ここで、割り込み
信号ＩＮＴ．Ａ〜ＩＮＴ．Ｅが負論理（active low）である場合、負論理を正論
理に変換する変換器を設けるとよい。また、割り込み信号ＩＮＴ．Ａ〜ＩＮＴ．
Ｅが立ち上がり又は立ち下がりによる（edge sensitive）の信号である場合、ラ
ッチ回路を設けて立ち上がり又は立ち下がりによる信号をレベルによる信号に変
換するとよい。
【００４１】 論理積ゲート３２２〜３２８を環境設定することにより、論理積ゲート３２２
〜３２８は、割り込み信号の優先順位を決定する優先順位エンコード回路として
機能する。ベクトルアドレスレジスタ２１２にマッピングされる割り込み信号は
最上位の優先順位を有し、ベクトルアドレスレジスタ２０２にマッピングされる
割り込み信号は、最下位の優先順位を有する。したがって、論理和ゲート３２０
の出力端子にマッピングされた割り込み信号（この具体例では、割り込み信号Ｉ
ＮＴ．Ｃ）がアクティブとなった場合、論理和ゲート３２０の出力信号は論理積
回路３２２〜３２８により他の割り込み信号を阻止（ブロック）し、レジスタ２
１２に格納されているベクトルアドレス（この具体例では、ベクトルアドレスＣ
’）をベクトルアドレスバス３３０に出力させる。
〜３２８は、割り込み信号の優先順位を決定する優先順位エンコード回路として
機能する。ベクトルアドレスレジスタ２１２にマッピングされる割り込み信号は
最上位の優先順位を有し、ベクトルアドレスレジスタ２０２にマッピングされる
割り込み信号は、最下位の優先順位を有する。したがって、論理和ゲート３２０
の出力端子にマッピングされた割り込み信号（この具体例では、割り込み信号Ｉ
ＮＴ．Ｃ）がアクティブとなった場合、論理和ゲート３２０の出力信号は論理積
回路３２２〜３２８により他の割り込み信号を阻止（ブロック）し、レジスタ２
１２に格納されているベクトルアドレス（この具体例では、ベクトルアドレスＣ
’）をベクトルアドレスバス３３０に出力させる。
【００４２】 ここで、１つの論理和ゲート３１２〜３１８の出力のいずれかにマッピングさ
れた１つの割り込み信号がアクティブとなり、これより高い優先順位を有する割
り込み信号がアクティブとなっていない場合、各論理和ゲートは、より低い優先
順位を有する割り込み信号に関係付けられた論理積ゲートを介して、より低い優
先順位を有する割り込み信号をブロックし、最も高い優先順位を有する割り込み
信号に対応するベクトルアドレスがベクトルアドレスバス３３０に出力されるよ
うにする。
れた１つの割り込み信号がアクティブとなり、これより高い優先順位を有する割
り込み信号がアクティブとなっていない場合、各論理和ゲートは、より低い優先
順位を有する割り込み信号に関係付けられた論理積ゲートを介して、より低い優
先順位を有する割り込み信号をブロックし、最も高い優先順位を有する割り込み
信号に対応するベクトルアドレスがベクトルアドレスバス３３０に出力されるよ
うにする。
【００４３】 最上位の優先順位を有する割り込み信号に対応する割り込みサービスルーチン
が遂行されると、その割り込み信号はディスエーブルにされ、次に高い優先順位
を有する保留中の割り込み信号に関する処理が行われ、このような処理が保留中
の割り込み信号がなくなるまで繰り返される。保留中の割り込み信号がなくなる
と、プログラムカウンタはリストアされ、マイクロプロセッサはソフトウェアプ
ログラムの実行を再開する。
が遂行されると、その割り込み信号はディスエーブルにされ、次に高い優先順位
を有する保留中の割り込み信号に関する処理が行われ、このような処理が保留中
の割り込み信号がなくなるまで繰り返される。保留中の割り込み信号がなくなる
と、プログラムカウンタはリストアされ、マイクロプロセッサはソフトウェアプ
ログラムの実行を再開する。
【００４４】 このように、本発明によれば、複数の割り込み環境設定レジスタ１０２〜１１
０のコンテンツ及び複数のベクトルアドレスレジスタ２０２〜２１２のコンテン
ツに基づいて割り込み信号を環境設定することができる。これらコンテンツは、
比較的簡単に変更することができ、したがって、本発明によれば、従来の技術に
比べて、割り込み処理の環境設定を容易に行うことができる。
０のコンテンツ及び複数のベクトルアドレスレジスタ２０２〜２１２のコンテン
ツに基づいて割り込み信号を環境設定することができる。これらコンテンツは、
比較的簡単に変更することができ、したがって、本発明によれば、従来の技術に
比べて、割り込み処理の環境設定を容易に行うことができる。
【００４５】 本発明の構造及び動作の原理を明瞭に説明するために、本発明を詳細事項とと
もに特定の実施の形態を用いて説明した。以上説明した特定の実施の形態及び詳
細事項は、ここに添付する請求の範囲を限定するものではない。本発明の思想及
び範囲から逸脱することなく、上述の実施の形態を変更できることは、当該技術
分野の専門家にとって明らかである。特に、本発明に基づく装置は、様々な異な
る手法により実現でき、好適な実施の形態に示した装置は単なる例示的なもので
あり、限定的なものではないことは当業者にとって明らかである。例えば、Ｆｉ
ｇ．３Ａ及びＦｉｇ．３Ｂに示す回路に対する修正、追加を行うことができる。
例えば、割り込み信号ＩＮＴ．Ａ、ＩＮＴ．Ｂ、ＩＮＴ．Ｃ、ＩＮＴ．Ｄ、ＩＮ
Ｔ．Ｅをラッチし、これにより立ち上がり（leading edge）、立ち下がり（trai
ling edge）、レベルを検出することで各信号を制御する論理回路を設けてもよ
い。さらに、割り込み信号のマスキングを上述以外の手法で実現することもでき
る。例えば、各デマルチプレクサ３０２，３０４，３０６，３０８，３１０のチ
ップ選択ピン（chip select pin）を選択的に制御してもよい。
もに特定の実施の形態を用いて説明した。以上説明した特定の実施の形態及び詳
細事項は、ここに添付する請求の範囲を限定するものではない。本発明の思想及
び範囲から逸脱することなく、上述の実施の形態を変更できることは、当該技術
分野の専門家にとって明らかである。特に、本発明に基づく装置は、様々な異な
る手法により実現でき、好適な実施の形態に示した装置は単なる例示的なもので
あり、限定的なものではないことは当業者にとって明らかである。例えば、Ｆｉ
ｇ．３Ａ及びＦｉｇ．３Ｂに示す回路に対する修正、追加を行うことができる。
例えば、割り込み信号ＩＮＴ．Ａ、ＩＮＴ．Ｂ、ＩＮＴ．Ｃ、ＩＮＴ．Ｄ、ＩＮ
Ｔ．Ｅをラッチし、これにより立ち上がり（leading edge）、立ち下がり（trai
ling edge）、レベルを検出することで各信号を制御する論理回路を設けてもよ
い。さらに、割り込み信号のマスキングを上述以外の手法で実現することもでき
る。例えば、各デマルチプレクサ３０２，３０４，３０６，３０８，３１０のチ
ップ選択ピン（chip select pin）を選択的に制御してもよい。
【図１】 Ｆｉｇ．１は、本発明に基づく割り込み環境設定レジスタ及びベクトルアドレ
スレジスタを機能的に説明する図である。
スレジスタを機能的に説明する図である。
【図２】 Ｆｉｇ．２Ａは、本発明に基づく割り込み処理への優先順位の割り当て及びマ
ッピングの具体例を示す図である。
ッピングの具体例を示す図である。
【図３】 Ｆｉｇ．２Ｂは、本発明に基づく割り込み処理への優先順位の割り当て及びマ
ッピングの具体例を示す図である。
ッピングの具体例を示す図である。
【図４】 Ｆｉｇ．２Ｃは、本発明に基づく割り込み処理への優先順位の割り当て及びマ
ッピングの具体例を示す図である。
ッピングの具体例を示す図である。
【図５】 Ｆｉｇ．２Ｄは、本発明に基づく割り込み処理への優先順位の割り当て及びマ
ッピングの具体例を示す図である。
ッピングの具体例を示す図である。
【図６】 Ｆｉｇ．３Ａは、本発明を実現する回路を示す図である。
【図７】 Ｆｉｇ．３Ｂは、Ｆｉｇ．３Ａに続いて本発明を実現する回路を示す図である
。
。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，Ｇ Ｈ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ
Claims (14)
- 【請求項１】 マイクロプロセッサを用いる装置において複数の割り込み信号
のうちアクティブとされた割り込み信号に対して応答する情報処理方法において
、 ａ．上記複数の割り込み信号のうちアクティブとされた割り込み信号を受信す
るステップと、 ｂ．上記複数の割り込み信号のうちアクティブとされた割り込み信号を第１の
複数のレジスタにおける各レジスタのコンテンツに基づいて、それぞれが相対的
優先順位を有し、上記割り込み信号に対応するベクトルアドレスを格納する第２
の複数のレジスタの１つにマッピングするステップと、 ｃ．上記アクティブとされた割り込み信号のそれぞれの相対的優先順位に基づ
いて、該アクティブとされた各割り込み信号のベクトルアドレスを上記マイクロ
プロセッサに供給するステップとを有する情報処理方法。 - 【請求項２】 上記第１の複数のレジスタ及び上記第２の複数のレジスタのコ
ンテンツを変更することにより、上記割り込み信号の相対的優先順位を変更する
ステップを有する請求項１記載の情報処理方法。 - 【請求項３】 上記第１の複数のレジスタのコンテンツに基づいて、上記複数
の割り込み信号のうち選択された割り込み信号をマスキングするステップを有す
る請求項１記載の情報処理方法。 - 【請求項４】 上記１つのベクトルアドレスは、複数の割り込み信号に対応し
ていることを特徴とする請求項１記載の情報処理方法。 - 【請求項５】 マイクロプロセッサを用いる装置において複数の割り込み信号
のうちアクティブとされた割り込み信号に対して応答する情報処理装置において
、 ａ．第１の複数のレジスタと、 ｂ．上記第１の複数のレジスタに接続され、上記複数の割り込み信号のうちア
クティブとされた割り込み信号を第１の複数のレジスタにおける各レジスタのコ
ンテンツに基づいて、複数のアクティブ化信号にマッピングするマッピング回路
と、 ｃ．上記マッピング回路に接続され、上記複数のアクティブ化信号のうち最上
位の優先順位を有するアクティブ化信号以外の全てのアクティブ化信号をブロッ
クする優先順位エンコード回路と、 ｄ．上記各アクティブ化信号に対応するベクトルアドレスを格納し、上記複数
のアクティブ化信号を受信し、上記最上位の優先順位を有するアクティブ化信号
に対応するベクトルアドレスを上記マイクロプロセッサに供給する第２の複数の
レジスタを備える情報処理装置。 - 【請求項６】 上記割り込み信号の相対的優先順位は、上記第１の複数のレジ
スタ及び上記第２の複数のレジスタのコンテンツを変更することにより変更され
ることを特徴とする請求項５記載の情報処理装置。 - 【請求項７】 上記マッピング回路は、上記第１の複数のレジスタのそれぞれ
のコンテンツを環境設定することにより、上記複数の割り込み信号のうち選択さ
れた割り込み信号をマスキングすることを特徴とする請求項５記載の情報処理装
置。 - 【請求項８】 上記１つのベクトルアドレスは、複数の割り込み信号に対応し
ていることを特徴とする請求項５記載の情報処理装置。 - 【請求項９】 マイクロプロセッサを用いる装置において複数の割り込み信号
のうちアクティブとされた割り込み信号に対して応答する情報処理装置において
、 ａ．それぞれが上記複数の割り込み信号のうちの１つの割り込み信号に対応す
る第１の複数のレジスタと、 ｂ．上記第１の複数のレジスタのうちの１つに接続された複数の選択線と、対
応する割り込み信号の１つが供給される入力端子と、複数の出力端子とを有する
複数のデマルチプレクサと、 ｃ．上記複数のデマルチプレクサの各出力端子にそれぞれ接続された入力端子
と、複数のアクティブ化信号を出力する出力端子とを有する複数の論理和ゲート
と、 ｄ．上記複数の論理和ゲートに接続され、上記複数のアクティブ化信号のうち
最上位の優先順位を有するイネーブルされたアクティブ化信号以外のアクティブ
化信号をブロックする優先順位エンコード回路と、 ｅ．上記各アクティブ化信号に対応するベクトルアドレスを格納し、上記複数
のアクティブ化信号を受信し、上記最上位の優先順位を有するアクティブ化信号
に対応するベクトルアドレスを上記マイクロプロセッサに供給する第２の複数の
レジスタを備える情報処理装置。 - 【請求項１０】 上記優先順位エンコード回路は、それぞれが最上位の優先順
位を有するアクティブ化信号以外のアクティブ化信号に対応し、該対応するアク
ティブ化信号の論理レベルと該対応するアクティブ化信号より高い優先順位を有
する各アクティブ化信号との論理積を算出する複数の論理積ゲートを備え、 上記複数の論理積ゲートの出力信号及び上記最上位の優先順位を有するアクテ
ィブ化信号は、それぞれ対応する上記第２の複数のレジスタに供給され、該第２
の複数のレジスタから上記マイクロプロセッサに上記ベクトルアドレスを供給さ
せることを特徴とする請求項９記載の情報処理装置。 - 【請求項１１】 上記割り込み信号の相対的優先順位は、上記第１の複数のレ
ジスタ及び上記第２の複数のレジスタのコンテンツを変更することにより変更さ
れることを特徴とする請求項９記載の情報処理装置。 - 【請求項１２】 上記マッピング回路は、上記第１の複数のレジスタのそれぞ
れのコンテンツを環境設定することにより、上記複数の割り込み信号のうち選択
された割り込み信号をマスキングすることを特徴とする請求項９記載の情報処理
装置。 - 【請求項１３】 上記マッピング回路は、上記第１の複数のレジスタのそれぞ
れのコンテンツを環境設定して、上記対応するデマルチプレクサの複数の出力端
子のうち、上記複数の論理和ゲートのいずれにも接続されていない出力端子を選
択することにより、上記複数の割り込み信号のうち選択された割り込み信号をマ
スキングすることを特徴とする請求項９記載の情報処理装置。 - 【請求項１４】 上記１つのベクトルアドレスは、複数の割り込み信号に対応
していることを特徴とする請求項９記載の情報処理装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/082,432 | 1998-05-20 | ||
| US09/082,432 US6081867A (en) | 1998-05-20 | 1998-05-20 | Software configurable technique for prioritizing interrupts in a microprocessor-based system |
| PCT/US1999/010171 WO1999060488A1 (en) | 1998-05-20 | 1999-05-10 | Software configurable technique for prioritizing interrupts in a microprocessor-based system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002516433A true JP2002516433A (ja) | 2002-06-04 |
| JP2002516433A5 JP2002516433A5 (ja) | 2008-07-17 |
Family
ID=22171186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000550034A Ceased JP2002516433A (ja) | 1998-05-20 | 1999-05-10 | マイクロプロセッサを用いる装置における割り込みの優先順位を決定するためのソフトウェア環境設定方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6081867A (ja) |
| EP (1) | EP1080422B1 (ja) |
| JP (1) | JP2002516433A (ja) |
| AT (1) | ATE300764T1 (ja) |
| AU (1) | AU4072899A (ja) |
| DE (1) | DE69926365T2 (ja) |
| WO (1) | WO1999060488A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2001063416A1 (en) * | 2000-02-24 | 2001-08-30 | Bops Incorporated | Methods and apparatus for scalable array processor interrupt detection and response |
| DE10062995A1 (de) * | 2000-12-16 | 2002-07-11 | Micronas Gmbh | Unterbrecher-Steuereinrichtung |
| DE10062996B4 (de) * | 2000-12-16 | 2005-09-29 | Micronas Gmbh | Unterbrecher-Steuereinrichtung mit Prioritätsvorgabe |
| US6813666B2 (en) * | 2001-02-12 | 2004-11-02 | Freescale Semiconductor, Inc. | Scaleable arbitration and prioritization of multiple interrupts |
| US6857036B2 (en) * | 2001-07-17 | 2005-02-15 | Hewlett Packard Development Company, L.P. | Hardware method for implementing atomic semaphore operations using code macros |
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| US7487339B2 (en) * | 2001-10-12 | 2009-02-03 | Mips Technologies, Inc. | Method and apparatus for binding shadow registers to vectored interrupts |
| GB2381891B (en) * | 2001-11-12 | 2003-10-29 | Mentor Graphics | Testing the interrupt priority levels in a microprocessor |
| GB2381890B (en) * | 2001-11-12 | 2003-10-29 | Mentor Graphics | Testing the interrupt sources of a microprocessor |
| CN1428710A (zh) * | 2001-12-28 | 2003-07-09 | 希旺科技股份有限公司 | 多功能电子周边卡 |
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