CN1050936A - 带有高速缓冲存储器的中心处理机优先控制 - Google Patents

带有高速缓冲存储器的中心处理机优先控制 Download PDF

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Abstract

在一个数据总线上支持多种装置的计算机系统 判优逻辑中插入一逻辑控制门。在这样一个数据总 线所有权判优的系统中，门被如此控制使得对数据总 线的竞争者只有在达到一定的系统条件下，才能迫使 中央处理器(CPU)弹出数据总线。特别是，CPU“命 中”高速缓冲存储器，就被认为是CPU让出数据总 线的机会。

Description

本发明通常涉及计算机系统，特别是包含数据总线的计算机系统;该数据总线可能受控于含主处理机的多个主装置（masters），且系统依据预定判优方案分配总线时间。
众所周知，在计算机系统（如与IBM公司的微通道结构一致的系统）中，有多种可以独自通过系统数据总线安排数据传输的主装置（mastors）。这些主装置的作用在于将中央处理器CPU从输入/输出口（I/012）与主存储器之间及I/O装置之间数据传输的繁索负担中解脱出来。去掉这些负担，CPU就可以集中更多效能于数据处理，安排由其它装置执行的数据传输。
在此系统中，数据总线上各装置分配总线时间的优先权是安排好的。CPO被赋予缺席（default）或后效（residual）优先权，承认总线上的主要工作被合理地分配给其它装置。如果发生排队，各装置包括CPU竟争占用总线，则每次判优循环，优先权第一者先用。因为脉冲装置可能连续地坚持其优先权，故有一“公平”限制常与脉冲装置连用以迫使它支持，在当前队列消失后，方可重新入队。
此工作过程除非在数据总线处于高负荷时，都能很好地分配总线时间。在高负荷状态，CPU偶尔有机会如预定判优方案允许占用总线。若有其它装置抢先占取总线，则CPU会在一个总线周期后被“弹出”。这种状态，将CPU锁定在不能完成数据传输的准备或其它例如存储器存取所要求的工作。当出现此状态，整个系统性能变坏，在极端状态，不可能损坏系统。在含有高速缓冲存储器的系统中，克服上述锁定问题是很困难的。其原因为：主处理10可能一串地命中高速缓冲存储器，从而避开了捕捉数据总线以完成所需信息传输的需要。
本发明的基本目的是保证这样系统的CPU有一定的可靠预选时间，即使在高负荷周期也可以通过主数据线进行数据传输。
发明的进一步目的是在不重新组织系统判优程序的情况下，提供上述传输时间。发明的另一个目的是考虑当主处理器占用总线时，进行主处理器高速缓冲器传输。
本发明在CPU占用数据总线时，通过建立一个受控优先（Controlled  Prefereco），防止CPU被挤出数据总线。这一优先最好通过修改到达中心判优控制器的总线需求信号的逻辑引入。通过如此控制总线需求线C在CPU占用数据总线时）使需求信号上有只有在成功地完成一个规范的高速缓存储器存取周期后才能传输到中心判优控制，CPU便有机会在承认高速缓冲存储器的动作为通过数据总线存取主存储器的又一选择的同时进行必要的数据总线传输。通过在第一个取消总线需求到达后的预选时限内，测定这一取消总线需求的时间，本发明的一个目前优先可取的执行程序（implementation）能够保证满足动态主存储器的刷新要求。
全面了解本发明将通过下面目前较佳的具体实施例详细描述。附图只提供示例图示，而不限制本发明的范围。附图为：
图1.为本发明目前较佳系统的具体化框图图示。
图2.为控制信号施加于中心判优控制，以及以前直接存储器存取（DMA）控制器的框图图示。
图3.为本发明产生改变总线请求信号的目前较佳逻辑框图图示。
图4.为本发明使用的中心判优控制改变的总线请求信号及目前较佳的具体化执行程序用于本发明的直接存储器存取（DMA）控制器的框图图示。
图5.本发明前较佳的具体化执行程序判优顺序时序图。
结合附图，现在详细介绍本发明的一个目前较佳的具体化执行程序。参见图1，为一本发明的目前较佳执行程序系统。系统包含一个CPU100，如英特公司（Intel  corporation）80386微处理器，一个高速缓冲存储器105，以及一个高速缓冲存储器控制器110，这些与其它系统单元连接通过CPU信号总线装置140，总线包括一控制总线125，一数据总线130，和一地址总线135。CPU信号总线140与相应的系统总线装置140′通过一缓冲器装置170隔开。缓冲器170允许CPU发出指令和数据。缓冲器170在指令和数据存于高速缓冲存储器105时，可以单独向总线140发出指令和数据，而与系统总线140′无关，与总线装置140相连的有一主存储器145，主存储器可直接动态读/写存储寻地。一个带有判优控制器的存储控制器150和一直接存储器存取控制器（DMA  Controller）用于控制直接存储器通过总线装置140进行传输。
对于本发明系统，可取的是提供一连接点165，使总线与接口装置170相连，这样的总线装置能控制数据总线与系统总线140′的连接。这些连接通常采用与一般所用方式相同，把带有连接边线路扦板，扦入扦槽固定和方式（图1表示了侧视）。接口装置170可以与多种其它装置连接，如输入/输出装置（I/O口）180相连。这种装置180可以包括象软盘驱动器或磁带机装置（没有在图中表示出来）。这样的一个系统装置包括接口装置170（其可能为总线装置），和在IBM公司的微通道结构中给出的控制数据总线，详细说明见“IBM个人系统Ⅱ硬件接口技术手册”。对于这一系统，一个中心判优控制器155构成优先装置控制数据总线130′，而一个直接存储器存取控制器按已知方式协调实际的上述总线传输。一个典型的判优先等级配制表见表1。
表  1
判优  基本
等级  配制
-2  存储器刷新
-1  错误校验
0  直接存储器存取端口0
1  直接存储器存取端口1
2  直接存储器存取端口2
3  直接存储器存取端口3
4  直接存储器存取端口4
5  直接存储器存取端口5
6  直接存储器存取端口6
7  直接存储器存取端口7
8  备用
9  备用
A  备用
B  备用
C  备用
D  备用
E  备用
F  系统板处理器（CPU）
现在参见图2，以前工艺包括一组连线210组成控制总线125′（见图1）的一部分，其信号控制数据总线130′的主权。
一个通道220载有一个+ARB/-GRANT信号，其分时区发送，当判优形成总线主权其为判优（ARB），而后为选定区间（GRANT），而且各种装置170可按各自配制所有权起作用。一个通道240当一个或多个主装置，例如装置170及包括CPU100等待存取数据总线130′时发送-PREEMPT信号（抢先信号）。一通道250，当装置170占用数据总线130′时，发送-BURST信号，表时装置为并行或串行传输。
同样，与中心判优控制器155相连的判优总线260，由4线（0～3）组成，通过此总线维持完成数据总线130′占有权。而后，在GRANT期间维持通道220，表示总线拥有者。
现在参见图3，通过一与门310，-PREEMPT.+HOLD，+ARB/GRANT和ARBBUS四个信号，产生一个CPUPRE信号（111＝F对应于CPU100），表明CPU占用数据总线130′。此+CPUPRE信号在主存储器145刷新期间，触发一时间延迟器315产生一预定时间先择信号，以便不破坏系统规则及引起数据丢失。一个计数器320通过高速缓冲存储器控制器110记录高速缓冲存储器脉冲，而当达到一预定的记数，（更可取地为2个），产生一个+2HIT信号。选择两个脉冲，是因为这是叫表明此脉冲串，而这时CPU可以放弃总线130′。信号+DELAY与+2HIT的反向通过一个与门330产生一个BLK信号。BLK信号反向与一PREEMPT信号的反向通过一个与门340产生一个G信号。G信号和+CPUHEHIT/-MISS信号的反向施加于与门350，产生一个-P′信号。此-P′信号就是当CPU占用总线130′，直至两个相邻的高速缓冲存储器脉冲出现或在此占有总线期间第一个请求到达后，延时期终了的-PREEMPT信号块请求改善。
现在再看图4，图4结构是依据申请的执行程序对图2的修正。这里线240发送-P′信号，-P′信号是上述-PREEMPT请求信号的改变。这一请求信号-PREEMPT的改变实施参见图5中两个时序图。第一个表示两个高速缓冲存储器脉冲状态，第二个表示延时输出状态。
本发明通过参考目前较佳的实施例进行了详细描述，本技术领域内的一般技术人员据此可推得各种本发明的变换形式，所以在确定本发明范围时，应当根据权利要求书考虑到所有其等同形式，这些同属本申请人的权利。以下是权利要求的主要内容：
在一计算机系统，含有一数据总线和一个复合主装置（包含一主处理机），它们通过信号途径件输表明当前占有者判优控制逻辑的总线请求信号竟争所述数据总线，所述系统含有一高速缓冲存储器存储系统，连接协助主处理机从高速缓冲存储器缓冲器中提供数据，并且，当对每一请求此数据提供后发出第一逻辑信号，一个供选择主处理器电路，其特征为：
装置相连接收所述总线信号，检测间隔，这时主处理器相当于数据总线占有者，而产生第二逻辑信号，
装置接收并记数所述第一逻辑信号，而当预定数记到后产生第三逻辑信号，
一个相连的门电路接收上述第二和第三逻辑信号及总线请求信号。当上述第二逻辑信号有效，而上述第三逻辑信号无效时，门信号块传送。
一个逻辑装置检测总线请求信号存在，同时上述第二逻辑信号有效，并在预定延时后触发第四逻辑信号，第四逻辑信号施于上述门，否定上述总线请求信号块。
所述预定记数值为2。
所述计算机系统包含主存储器，主存储器要求定期刷新，而预选定延时短于所述主存储器的刷新周期。

Claims (4)

1、在一计算机系统，含有一数据总线和一个复合主装置(包含一主处理机)，它们通过信号途径件输表明当前占有者判优控制逻辑的总线请求信号竞争所述数据总线，所述系统含有一高速缓冲存储器存储系统，连接协助主处理机从高速缓冲存储器缓冲器中提供数据，并且，当对每一请求此数据提供后发出第一逻辑信号，一个供选择主处理器电路其特征为：
装置相连接收所述总线信号，检测间隔，这时主处理器相当于数据总线占有者，而产生第二逻辑信号，
装置接收并记数所述第一逻辑信号，而当预定数记到后产生第三逻辑信号，一个相连的门电路接收上述第二和第三逻辑信号及总线请求信号，当上述第二逻辑信号有效，而上述第三逻辑信号无效时，门信号块传送。
2、根据权利要求1所述的电路，其特征为：一个逻辑装置检测总线请求信号存在，同时上述第二逻辑信号有效，并在预定延时后触发第四逻辑信号，第四逻辑信号施于上述门，否定上述总线请求信号块。
3、根据权利要求1和权利要求2所述的电路，其特征为：所述预定记数值为2。
4、根据权利要求2所述电路，其特征为：所述计算机系统包含主存储器，主存储器要求定期刷新。而预选定延时短于所述主存储器的刷新周期。
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