JPS60151769A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS60151769A JPS60151769A JP746284A JP746284A JPS60151769A JP S60151769 A JPS60151769 A JP S60151769A JP 746284 A JP746284 A JP 746284A JP 746284 A JP746284 A JP 746284A JP S60151769 A JPS60151769 A JP S60151769A
- Authority
- JP
- Japan
- Prior art keywords
- section
- signal
- bus
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は共通バスを有する処理システムにおけるバス制
御方式に関する。
御方式に関する。
（ｂｌ 従来技術と問題点
処理装置とメモリとがローカルバスで鮎ばれ、該ローカ
ルバスが共通バスに粘ばれると共に、この共通バスに入
出力装置が鮎はれた処理システム薯こおいては、メモリ
に対するアクセス制御方式としてＤＭＡ （ＩＪｉｖｅ
ｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ］制御方式が採用さ
れている。１３ＭＡ制御方式では、メモリと入出力装置
との間のデータの転送は、通富バイト単位で行オつれる
。従って１回の転送ごとに、共通バス刈受屓を確証する
必要があり、共通バスのオリ用効率が制限されることに
なる。然るに上記の処理システムと同様構成の処理シス
テムが前記共通バスに結はれたシステム、換１すれは１
つの共通バスを複数の処理系が共用するシステムにおい
ては、上記の如く１つの処理系が共通バスを占有する間
、他の処理系は共通バスの利用が制限される欠点があっ
た。
ルバスが共通バスに粘ばれると共に、この共通バスに入
出力装置が鮎はれた処理システム薯こおいては、メモリ
に対するアクセス制御方式としてＤＭＡ （ＩＪｉｖｅ
ｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ］制御方式が採用さ
れている。１３ＭＡ制御方式では、メモリと入出力装置
との間のデータの転送は、通富バイト単位で行オつれる
。従って１回の転送ごとに、共通バス刈受屓を確証する
必要があり、共通バスのオリ用効率が制限されることに
なる。然るに上記の処理システムと同様構成の処理シス
テムが前記共通バスに結はれたシステム、換１すれは１
つの共通バスを複数の処理系が共用するシステムにおい
ては、上記の如く１つの処理系が共通バスを占有する間
、他の処理系は共通バスの利用が制限される欠点があっ
た。
（Ｃ１発明の目的
本発明は上記の欠点を解決するためになされたもので、
共通バスの利用効率ｌ向上するバス制御方式の提供を目
的とする。
共通バスの利用効率ｌ向上するバス制御方式の提供を目
的とする。
（ｄ＋ 発明の構成
本発明は処理装置と制御部とが第１のバスで結ばれると
共に、該制御部と、入出力装置とが第２のバスで軸はれ
、該入出力装置及び処理装置がバス使用要求を制御部へ
発することにより第ｌのバスの使用が許容されるシステ
ムにおいて、データを一括して授受する転送制御手段及
びデータの一括転送賛氷信号を送出する手段を創記人出
力装置に設けると共に、該一括転送袈不信号により前記
処理装置からのバス使用要求の受付を阻止する手段及び
前記入出力装置の咄記第１のバスの専有使用を許容″４
−る手段を前記制御部に設け、該制御部が前記入出力装
置から前記一括転込賛Ｘ信号を父けた際、該入出力装置
の＃記第１のバスの専有使用′ｌｔ許容せしめることを
特徴とするバス制御方式である。以上のように本発明は
、処理装置及びメモリがローカルバスで競合制御部に精
はれ、該競合制御部と入出力装置とが共通バスで紹はれ
たシステムにおいて、入出力装置からメモ１月こ刈１−
るバースト転送（ローカルバスの専自使用ノヲ許容せし
めるように図ったものである。
共に、該制御部と、入出力装置とが第２のバスで軸はれ
、該入出力装置及び処理装置がバス使用要求を制御部へ
発することにより第ｌのバスの使用が許容されるシステ
ムにおいて、データを一括して授受する転送制御手段及
びデータの一括転送賛氷信号を送出する手段を創記人出
力装置に設けると共に、該一括転送袈不信号により前記
処理装置からのバス使用要求の受付を阻止する手段及び
前記入出力装置の咄記第１のバスの専有使用を許容″４
−る手段を前記制御部に設け、該制御部が前記入出力装
置から前記一括転込賛Ｘ信号を父けた際、該入出力装置
の＃記第１のバスの専有使用′ｌｔ許容せしめることを
特徴とするバス制御方式である。以上のように本発明は
、処理装置及びメモリがローカルバスで競合制御部に精
はれ、該競合制御部と入出力装置とが共通バスで紹はれ
たシステムにおいて、入出力装置からメモ１月こ刈１−
るバースト転送（ローカルバスの専自使用ノヲ許容せし
めるように図ったものである。
ｔｅｌ 発明の実施例
以下、本発明乞図面ζこよって説明する。図面は本発明
の一芙施例を説明するブロック図である。
の一芙施例を説明するブロック図である。
図面−こおける共通バスＣには、処理水Ａ及びＢと、入
出力装置＋ｒｌ・・・・・ｌ１ｌｎが結はれ又いる。２
つの処理系Ａ及びＢは、同一の構成を有する。すなわち
処理装置１（又はｌＯ）がローカルバ１５人（又はＬＢ
）により競合制御部３（又は３０）に粘はれると共に、
メモリ２（又は２０）がローカルバスＬＡ（又はＬＢ）
に結ばれている。−万人出力’ＡｔＩ＋（ＩｎＪは制御
部４（４０）と、人出力部（例えはディスク装置）５（
５０）とで構成されている１２図面において、例えば入
出力装置ｌＩから処理系人のローカルバスＬＡに対して
アクセス（メモリ２−〇対してデータを転送）する場合
ｌこは、制ａ部４における信号発生部６から要求信号Ｒ
を発せしめる。
出力装置＋ｒｌ・・・・・ｌ１ｌｎが結はれ又いる。２
つの処理系Ａ及びＢは、同一の構成を有する。すなわち
処理装置１（又はｌＯ）がローカルバ１５人（又はＬＢ
）により競合制御部３（又は３０）に粘はれると共に、
メモリ２（又は２０）がローカルバスＬＡ（又はＬＢ）
に結ばれている。−万人出力’ＡｔＩ＋（ＩｎＪは制御
部４（４０）と、人出力部（例えはディスク装置）５（
５０）とで構成されている１２図面において、例えば入
出力装置ｌＩから処理系人のローカルバスＬＡに対して
アクセス（メモリ２−〇対してデータを転送）する場合
ｌこは、制ａ部４における信号発生部６から要求信号Ｒ
を発せしめる。
この要求信号比は、送受信部７から共通バスＣを経て競
合制御部３へ送出される。或合制御部３において、判別
部８は、処理装置ｌからの要求信号（ローカルバスＬｈ
に対するアクセス擬木）Ｑの有無をチェックする０要求
値号Ｑが無しの場合には、許容信号ＵＫＹ制御部４へ送
出する。これｔ受けた送受信部７は、耽出部１１を起ｗ
Ｊするので、バッファ１２内のデータｄ＋ＣバイトＪは
切替部１３の接点贅）を経て読出され、共通バスＣへと
送出される０こｎを受けた競合制御部３は、このデータ
ｄ１ をローカルバスＬＡ′Ｉｔ経て、メモリ２へ転送
する。このように制（１１１部４０バツフア１２内のデ
ータ（ｄ＋〜ｄｎ）は、バイト単位でメモリ２へ転送さ
れる。従って、この転送の時間だけ共通バスＣが占有さ
れることになり、処理系Ｂによる共通バスＣの利用が■
１１約を受けること≦こなる。
合制御部３へ送出される。或合制御部３において、判別
部８は、処理装置ｌからの要求信号（ローカルバスＬｈ
に対するアクセス擬木）Ｑの有無をチェックする０要求
値号Ｑが無しの場合には、許容信号ＵＫＹ制御部４へ送
出する。これｔ受けた送受信部７は、耽出部１１を起ｗ
Ｊするので、バッファ１２内のデータｄ＋ＣバイトＪは
切替部１３の接点贅）を経て読出され、共通バスＣへと
送出される０こｎを受けた競合制御部３は、このデータ
ｄ１ をローカルバスＬＡ′Ｉｔ経て、メモリ２へ転送
する。このように制（１１１部４０バツフア１２内のデ
ータ（ｄ＋〜ｄｎ）は、バイト単位でメモリ２へ転送さ
れる。従って、この転送の時間だけ共通バスＣが占有さ
れることになり、処理系Ｂによる共通バスＣの利用が■
１１約を受けること≦こなる。
本発明では、メモリ２に対［、てデータ’Ｉｎ’！・・
・・・・を転送する際、信号発生ｓ６から要求信号ｋＬ
を発すると共に、信号発生部１４から専有信号Ｅを発せ
しめる。この専有信号Ｅは、要求信号ｌしと共ｌこ競合
制御部３へ送出されるが、切替部１３の接点を（ロ）側
に切替える。成金制御部３における判別部８は、要求信
号比及び専有信号Ｅを受信すると、１１ｊ御信号Ｆを発
して受付部９０機能を停止せしめる。従ってローカルバ
スＬＩＡを経由する処理装置１からの要求信号Ｑの受付
は阻止される。然るのち判別部８は、許容信号ＯＫを制
御部４へ送出する。これを受けた送受信部７が耽出部１
１”ｌ起動すると、バッファ１２内のデータｄ、−ｄｎ
は切替部１３の接点（０）を経て読出さイ′シるが、こ
の場合データの読出しはブロック読出しとｆＡ’す、デ
ータｄ１〜ｄ、が一括して共通バスＣへ送出される。基
金制御部３は、このデータｄ１〜ｄｎ７’ａ：、Ｕ−カ
ルバ７、Ｌｈへ送り出すので、メモリ２に対するデータ
の一括転送が可能となる。
・・・・を転送する際、信号発生ｓ６から要求信号ｋＬ
を発すると共に、信号発生部１４から専有信号Ｅを発せ
しめる。この専有信号Ｅは、要求信号ｌしと共ｌこ競合
制御部３へ送出されるが、切替部１３の接点を（ロ）側
に切替える。成金制御部３における判別部８は、要求信
号比及び専有信号Ｅを受信すると、１１ｊ御信号Ｆを発
して受付部９０機能を停止せしめる。従ってローカルバ
スＬＩＡを経由する処理装置１からの要求信号Ｑの受付
は阻止される。然るのち判別部８は、許容信号ＯＫを制
御部４へ送出する。これを受けた送受信部７が耽出部１
１”ｌ起動すると、バッファ１２内のデータｄ、−ｄｎ
は切替部１３の接点（０）を経て読出さイ′シるが、こ
の場合データの読出しはブロック読出しとｆＡ’す、デ
ータｄ１〜ｄ、が一括して共通バスＣへ送出される。基
金制御部３は、このデータｄ１〜ｄｎ７’ａ：、Ｕ−カ
ルバ７、Ｌｈへ送り出すので、メモリ２に対するデータ
の一括転送が可能となる。
従来方式では、データの転送はハづト単位であり、しか
も、データの授受の都度、確ｇをする方法であるため、
複鎖の処理系が１つの共通バスに結ばれた処理システム
では、共通バスの利用が制御されていたが、本発明は一
括転送手段を設けることにより、この問題を解決したも
のである。
も、データの授受の都度、確ｇをする方法であるため、
複鎖の処理系が１つの共通バスに結ばれた処理システム
では、共通バスの利用が制御されていたが、本発明は一
括転送手段を設けることにより、この問題を解決したも
のである。
（１） 発明の効果
以上のように本発明は、複数の処理系が共通バスで粕は
れたシステムにおける共通ハスの利用効率を同上しうる
利点を有する。
れたシステムにおける共通ハスの利用効率を同上しうる
利点を有する。
図面は本発明の一実施例ケ説明するブロック図でおり、
図中Ｃご用いた符号は次の辿りである。 １．１０は処理装置、２．２０はメモリ、３．３０は競
合制御部、４，４０はｈ＠部、５，５０は人出力部、６
．１４は信号発生部、７は送受信部、８は判別部、９は
受付部、１１は読出部、１２はバッファ、１３は切替部
、ｋ、Ｂは処理系、Ｃは共通バス、ｄｌ。 ｄ２．ｄ口はデータ、Ｅは専有信号、Ｆは制御信号、Ｌ
、ｉｎは入出力装置、ＬＩＡ 、 ＩＪＢはローカルバ
ス、ｉＪＱはローカルシバス船こ×寸しアクセス要求す
る要求毎号、ＯＫは許容信号を示す。
図中Ｃご用いた符号は次の辿りである。 １．１０は処理装置、２．２０はメモリ、３．３０は競
合制御部、４，４０はｈ＠部、５，５０は人出力部、６
．１４は信号発生部、７は送受信部、８は判別部、９は
受付部、１１は読出部、１２はバッファ、１３は切替部
、ｋ、Ｂは処理系、Ｃは共通バス、ｄｌ。 ｄ２．ｄ口はデータ、Ｅは専有信号、Ｆは制御信号、Ｌ
、ｉｎは入出力装置、ＬＩＡ 、 ＩＪＢはローカルバ
ス、ｉＪＱはローカルシバス船こ×寸しアクセス要求す
る要求毎号、ＯＫは許容信号を示す。
Claims (1)
- 処理装置と制御部とが第１のバスで紹はれると共に、該
制御部と入出力装置とが第２のバスで粘ばれ、該入出力
装置及び処理装置がバス使用要求を１５１］御部へ発す
ることにより第１のバスを弁じた単位データ毎のデータ
転送が許容されるシステム４ｒおいて、該数イ固の単位
データを−４古し、て投受する転送制御手段及び単位デ
ータの一括転送衆不信号を送出する手段を前記入出力装
置に設は金と共に、該一括転送要求信号により前記処理
装置からのバス使用要求の受付を阻止する手段及び前記
入出力装置の前記第１のバスの専有使用を許容する手段
を前記制御部に設け、該制朝１部がｉｆ−記入出力装置
から前記一括転送要求イａ号を受りた除、該入出力装置
の前記１１ｇ１のバスの専有使用を許容せしめることな
％徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP746284A JPS60151769A (ja) | 1984-01-19 | 1984-01-19 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP746284A JPS60151769A (ja) | 1984-01-19 | 1984-01-19 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151769A true JPS60151769A (ja) | 1985-08-09 |
Family
ID=11666478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP746284A Pending JPS60151769A (ja) | 1984-01-19 | 1984-01-19 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0425181A2 (en) * | 1989-10-27 | 1991-05-02 | International Business Machines Corporation | Preference circuit for a computer system |
| JP2007012065A (ja) * | 2005-07-01 | 2007-01-18 | Samsung Electronics Co Ltd | バスシステム及びバス仲裁方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258432A (en) * | 1975-11-10 | 1977-05-13 | Nec Corp | Common bus control circuit |
| JPS54133042A (en) * | 1978-04-07 | 1979-10-16 | Hitachi Ltd | Direct memory access system in multi processor |
| JPS5654535A (en) * | 1979-10-08 | 1981-05-14 | Hitachi Ltd | Bus control system |
| JPS5759221A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Dma transfer controlling system |
-
1984
- 1984-01-19 JP JP746284A patent/JPS60151769A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258432A (en) * | 1975-11-10 | 1977-05-13 | Nec Corp | Common bus control circuit |
| JPS54133042A (en) * | 1978-04-07 | 1979-10-16 | Hitachi Ltd | Direct memory access system in multi processor |
| JPS5654535A (en) * | 1979-10-08 | 1981-05-14 | Hitachi Ltd | Bus control system |
| JPS5759221A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Dma transfer controlling system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0425181A2 (en) * | 1989-10-27 | 1991-05-02 | International Business Machines Corporation | Preference circuit for a computer system |
| JP2007012065A (ja) * | 2005-07-01 | 2007-01-18 | Samsung Electronics Co Ltd | バスシステム及びバス仲裁方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5412788A (en) | Memory bank management and arbitration in multiprocessor computer system | |
| US5237567A (en) | Processor communication bus | |
| CA2145363C (en) | Ram interface | |
| US4868742A (en) | Input/output bus for system which generates a new header parcel when an interrupted data block transfer between a computer and peripherals is resumed | |
| US3978451A (en) | Controlling communications between computer devices over common bus | |
| CA1307352C (en) | Shared memory controller arrangement | |
| JPH03214343A (ja) | 情報処理システムおよびデータ処理方法 | |
| US4692862A (en) | Rapid message transmission system between computers and method | |
| JPH01200459A (ja) | メモリ・インターフエース機構 | |
| CN1038362A (zh) | 外围设备控制器及适配器接口 | |
| US6826644B1 (en) | Peripheral component interconnect arbiter implementation with dynamic priority scheme | |
| JPS60151769A (ja) | バス制御方式 | |
| JP2505105B2 (ja) | 通信システム | |
| JPS58129563A (ja) | 記憶制御装置 | |
| JPS6326576B2 (ja) | ||
| EP0533429B1 (en) | Computer bus control system | |
| JPH1027131A (ja) | メモリ装置 | |
| JPH0337339B2 (ja) | ||
| JPS59231952A (ja) | マルチプロセツサ間通信制御方式 | |
| JPH05189311A (ja) | キャッシュメモリ・システム | |
| JPS6172350A (ja) | デ−タ転送制御方式 | |
| JPH0511340B2 (ja) | ||
| JPH1115721A (ja) | ファイルサーバシステム | |
| JPS6217879Y2 (ja) | ||
| US7177997B2 (en) | Communication bus system |