JPH1027131A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH1027131A JPH1027131A JP17972196A JP17972196A JPH1027131A JP H1027131 A JPH1027131 A JP H1027131A JP 17972196 A JP17972196 A JP 17972196A JP 17972196 A JP17972196 A JP 17972196A JP H1027131 A JPH1027131 A JP H1027131A
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- memory
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- bank
- bus
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Abstract
(57)【要約】
【課題】 共有メモリのあるバンクが使用中でも他のバ
ンクにはアクセスを可能にし、通信コントローラが主に
アクセスするメモリ空間をバンク別に設定する組合わせ
により、通信コントローラが共有メモリアクセスで待た
される頻度を減らす。 【解決手段】 通信コントローラ４．１〜４．ｎに、主
にアクセスするメモリの領域をバンクメモリ５．１〜
５．ｍ別になるように予め設定する。競合制御・バスゲ
ート部１２は同じバンクメモリへのリクエストでない限
り、ＤＭＡバス４．１〜４．ｎ，バンクバス６．１〜
６．ｍとバンクメモリ５．１〜５．ｍとを接続する。ま
た、バーストアクセス時には、バーストアクセスが終了
するまで、ＤＭＡバス，バンクバスとバンクメモリとを
接続し続けることにより、高速アクセスを可能とする。
ンクにはアクセスを可能にし、通信コントローラが主に
アクセスするメモリ空間をバンク別に設定する組合わせ
により、通信コントローラが共有メモリアクセスで待た
される頻度を減らす。 【解決手段】 通信コントローラ４．１〜４．ｎに、主
にアクセスするメモリの領域をバンクメモリ５．１〜
５．ｍ別になるように予め設定する。競合制御・バスゲ
ート部１２は同じバンクメモリへのリクエストでない限
り、ＤＭＡバス４．１〜４．ｎ，バンクバス６．１〜
６．ｍとバンクメモリ５．１〜５．ｍとを接続する。ま
た、バーストアクセス時には、バーストアクセスが終了
するまで、ＤＭＡバス，バンクバスとバンクメモリとを
接続し続けることにより、高速アクセスを可能とする。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ装置に関し、
特にパケット型データを送受信しメモリへＤＭＡ（ダイ
レクトメモリアクセス）転送する複数の通信制御部から
のＤＭＡ転送要求に対して競合制御をなす共有メモリ装
置に関するものである。
特にパケット型データを送受信しメモリへＤＭＡ（ダイ
レクトメモリアクセス）転送する複数の通信制御部から
のＤＭＡ転送要求に対して競合制御をなす共有メモリ装
置に関するものである。
【０００２】
【従来の技術】共有メモリに対して複数のメモリユーザ
が同時にアクセス要求を行った場合におけるアクセス競
合制御の技術としては、例えば特開平２−１５７９５０
号公報に開示の技術がある。この特開平２−１５７９５
０号公報においては、複数のメモリユーザが共有メモリ
に対して同時にアクセス要求を行った場合には、予め付
与されている優先順位に従って競合制御をなす技術が示
されている。
が同時にアクセス要求を行った場合におけるアクセス競
合制御の技術としては、例えば特開平２−１５７９５０
号公報に開示の技術がある。この特開平２−１５７９５
０号公報においては、複数のメモリユーザが共有メモリ
に対して同時にアクセス要求を行った場合には、予め付
与されている優先順位に従って競合制御をなす技術が示
されている。
【０００３】また、従来、通信コントローラが共有メモ
リに対してアクセスする場合には、通信コントローラが
出力するアドレスを基に、１ワード毎にアクセスするメ
モリ空間を決定し、この１ワード毎に競合制御が行われ
るのが一般的である。
リに対してアクセスする場合には、通信コントローラが
出力するアドレスを基に、１ワード毎にアクセスするメ
モリ空間を決定し、この１ワード毎に競合制御が行われ
るのが一般的である。
【０００４】
【発明が解決しようとする課題】第１の問題点は、複数
の通信コントローラが供給メモリに同時にアクセスを要
求した場合、１つの通信コントローラのみがアクセスで
き、他の通信コントローラはアクセスを待たされること
である。
の通信コントローラが供給メモリに同時にアクセスを要
求した場合、１つの通信コントローラのみがアクセスで
き、他の通信コントローラはアクセスを待たされること
である。
【０００５】その理由は、従来の共有メモリではバンク
別に競合制御する場合に、バンク別に通信コントローラ
が主にアクセスするアドレス空間を分けていないためで
ある。
別に競合制御する場合に、バンク別に通信コントローラ
が主にアクセスするアドレス空間を分けていないためで
ある。
【０００６】第２の問題点は、従来の共有メモリでは１
ワード毎にアクセスするメモリ空間を決定、競合制御す
るので、アクセスに時間がかかることである。
ワード毎にアクセスするメモリ空間を決定、競合制御す
るので、アクセスに時間がかかることである。
【０００７】その理由は、通信コントローラ特有の一度
に数ワード隣接するアドレスにデータ転送をするいわゆ
るバースト転送が考慮されていないためである。
に数ワード隣接するアドレスにデータ転送をするいわゆ
るバースト転送が考慮されていないためである。
【０００８】
【課題を解決するめたの手段】本発明によれば、複数の
通信制御部に対して共通に設けられこれ等通信制御部か
らメモリアクセス可能なメモリ装置であって、複数のメ
モリバンクと、これ等メモリバンク毎に前記通信制御部
の各々からのメモリアクセス要求の競合制御をなすバン
ク競合制御手段とを含むことを特徴とするメモリ装置が
得られる。
通信制御部に対して共通に設けられこれ等通信制御部か
らメモリアクセス可能なメモリ装置であって、複数のメ
モリバンクと、これ等メモリバンク毎に前記通信制御部
の各々からのメモリアクセス要求の競合制御をなすバン
ク競合制御手段とを含むことを特徴とするメモリ装置が
得られる。
【０００９】そして、前記通信制御部の各々がアクセス
する主なアドレス空間を前記メモリバンク別に予め割当
てるようにしたことを特徴としている。
する主なアドレス空間を前記メモリバンク別に予め割当
てるようにしたことを特徴としている。
【００１０】また、前記競合制御手段は、前記通信制御
部の１つによる連続した複数ワードデータのアクセス要
求に応答して当該アクセスが終了するまで前記１つの通
信制御部に対してアクセス権を与え続けるよう構成され
ていることを特徴としている。
部の１つによる連続した複数ワードデータのアクセス要
求に応答して当該アクセスが終了するまで前記１つの通
信制御部に対してアクセス権を与え続けるよう構成され
ていることを特徴としている。
【００１１】更に、前記競合制御手段は、メモリアクセ
ス要求に応答してこのメモリアクセス要求のアクセスア
ドレスに対応するメモリバンクへのアクセス権を許可す
るように構成されていることを特徴としており、更には
また、前記競合制御手段は、複数のメモリアクセス要求
に応答してこれ等メモリアクセス要求の各アクセスアド
レに応じて競合制御をなすよう構成されていることを特
徴としている。
ス要求に応答してこのメモリアクセス要求のアクセスア
ドレスに対応するメモリバンクへのアクセス権を許可す
るように構成されていることを特徴としており、更には
また、前記競合制御手段は、複数のメモリアクセス要求
に応答してこれ等メモリアクセス要求の各アクセスアド
レに応じて競合制御をなすよう構成されていることを特
徴としている。
【００１２】
【発明の実施の形態】本発明の作用について述べる。複
数の通信制御部からの共有メモリに対するアクセス要求
について、メモリバンク毎にアクセス競合制御を行うこ
とで、ある通信制御部が共有メモリのあるバンクにアク
セス中でも、他の通信制御部は他のバンクへアクセス可
能となる。
数の通信制御部からの共有メモリに対するアクセス要求
について、メモリバンク毎にアクセス競合制御を行うこ
とで、ある通信制御部が共有メモリのあるバンクにアク
セス中でも、他の通信制御部は他のバンクへアクセス可
能となる。
【００１３】特に、通信制御部の各々がアクセスする主
なアドレス空間をバンク別に予め割当てるようにしてお
くことにより、複数の通信制御部が同時に共有メモリへ
のアクセスする機会を増やすことが可能である。
なアドレス空間をバンク別に予め割当てるようにしてお
くことにより、複数の通信制御部が同時に共有メモリへ
のアクセスする機会を増やすことが可能である。
【００１４】以下に本発明の実施例につき図面を用いて
説明する。
説明する。
【００１５】図１は本発明の実施例のブロック図であ
る。図１を参照すると、通信コントローラ２．１〜２．
ｎは通信回線３．１〜３．ｎと共有メモリ１との間で、
パケット型データの送受信を行う。ここで、ｎは２以上
の整数を意味する。通信コントローラ２．１〜２．ｎと
共有メモリ１とは、ＤＭＡバス４．１〜４．ｎを介して
接続されており、アドレス，データ及びＤＭＡアクセス
要求等の制御信号のやりとりを行っている。
る。図１を参照すると、通信コントローラ２．１〜２．
ｎは通信回線３．１〜３．ｎと共有メモリ１との間で、
パケット型データの送受信を行う。ここで、ｎは２以上
の整数を意味する。通信コントローラ２．１〜２．ｎと
共有メモリ１とは、ＤＭＡバス４．１〜４．ｎを介して
接続されており、アドレス，データ及びＤＭＡアクセス
要求等の制御信号のやりとりを行っている。
【００１６】競合制御・バスゲート部１２は競合制御部
１３，バスゲート部１４，ゲート信号線１５からなって
いる。この部分１２はＤＭＡバス４．１〜４．ｎの競合
制御を行ってＤＭＡバスの選択を行い、接続すべきバン
クバス６．１〜６．ｍと接続する。ここで、ｍは２以上
の整数であり、一般的にｍ≦ｎである。
１３，バスゲート部１４，ゲート信号線１５からなって
いる。この部分１２はＤＭＡバス４．１〜４．ｎの競合
制御を行ってＤＭＡバスの選択を行い、接続すべきバン
クバス６．１〜６．ｍと接続する。ここで、ｍは２以上
の整数であり、一般的にｍ≦ｎである。
【００１７】バンクメモリ５．１〜５．ｍは競合制御・
バスゲート部１２とバンクバス６．１〜６．ｍを介して
接続されており、アドレス，データ，制御信号のやりと
りを行っている。バンクメモリ５．１〜５．ｍは通信コ
ントローラ２．１〜２．ｎが通信回線３．１〜３．ｎで
通信するためのパケット型データを格納する。
バスゲート部１２とバンクバス６．１〜６．ｍを介して
接続されており、アドレス，データ，制御信号のやりと
りを行っている。バンクメモリ５．１〜５．ｍは通信コ
ントローラ２．１〜２．ｎが通信回線３．１〜３．ｎで
通信するためのパケット型データを格納する。
【００１８】次に競合制御・バスゲート部１２の詳細な
構成について説明する。図２は競合制御・バスゲート部
１２の構成を示すブロック図である。先ず、競合制御部
１３の構成から説明する。ｎ本のＤＭＡバス４．１〜
４．ｎにはバスリクエスト生成部１３１．１〜１３１．
ｎが夫々接続されており、ＤＭＡバスのアドレスからバ
スリクエスト信号３４を生成し、バスリクエスト選択部
３５に送る。バスリクエスト信号３４には、接続を要求
するバンクメモリ５．１〜５．ｍを示す信号が入ってい
るものとする。
構成について説明する。図２は競合制御・バスゲート部
１２の構成を示すブロック図である。先ず、競合制御部
１３の構成から説明する。ｎ本のＤＭＡバス４．１〜
４．ｎにはバスリクエスト生成部１３１．１〜１３１．
ｎが夫々接続されており、ＤＭＡバスのアドレスからバ
スリクエスト信号３４を生成し、バスリクエスト選択部
３５に送る。バスリクエスト信号３４には、接続を要求
するバンクメモリ５．１〜５．ｍを示す信号が入ってい
るものとする。
【００１９】バスリクエスト選択部３５はバスリクエス
ト信号３４からバスリクエストを選択し、許可するバス
リクエストにはバスリクエスト許可信号３６をバスリク
エスト生成部１３１．１〜１３１．ｎに返す。また、許
可した接続先のバンクバス６．１〜６．ｍを接続するゲ
ート信号１５を生成する。
ト信号３４からバスリクエストを選択し、許可するバス
リクエストにはバスリクエスト許可信号３６をバスリク
エスト生成部１３１．１〜１３１．ｎに返す。また、許
可した接続先のバンクバス６．１〜６．ｍを接続するゲ
ート信号１５を生成する。
【００２０】バスゲート部１４の各ゲート１４１．１〜
１４１．ｍ，１４２．１〜１４２．ｍ，…，１４ｍ．１
〜１４ｍ．ｍは通常対応するバスを閉じているが、ゲー
ト信号１５を受信するとバスを開ける。よって、接続を
許可された通信コントローラ２．１〜２．ｎは、ＤＭＡ
バス４．１〜４．ｎとバンクバス６．１〜６．ｍとがバ
ンクメモリ５．１〜５．ｍに接続、アクセスすることが
できる。
１４１．ｍ，１４２．１〜１４２．ｍ，…，１４ｍ．１
〜１４ｍ．ｍは通常対応するバスを閉じているが、ゲー
ト信号１５を受信するとバスを開ける。よって、接続を
許可された通信コントローラ２．１〜２．ｎは、ＤＭＡ
バス４．１〜４．ｎとバンクバス６．１〜６．ｍとがバ
ンクメモリ５．１〜５．ｍに接続、アクセスすることが
できる。
【００２１】次に、バスリクエスト選択部３５の選択の
論理について説明する。図３はバスリクエストの選択か
らバスリクエスト許可信号３６，ゲート信号１５の出力
までを示したフローチャートである。
論理について説明する。図３はバスリクエストの選択か
らバスリクエスト許可信号３６，ゲート信号１５の出力
までを示したフローチャートである。
【００２２】ステップ４６において、バスリクエスト信
号３４の中に示される、アクセスを要求するバンクメモ
リ５．１〜５．ｍがバスリクエスト間で競合していない
か確認する。競合していればステップ４７に進み、リク
エストの優先順位を決めて競合制御し、許可するバスリ
クエストに対し、バスリクエスト許可信号３６を出力す
る。
号３４の中に示される、アクセスを要求するバンクメモ
リ５．１〜５．ｍがバスリクエスト間で競合していない
か確認する。競合していればステップ４７に進み、リク
エストの優先順位を決めて競合制御し、許可するバスリ
クエストに対し、バスリクエスト許可信号３６を出力す
る。
【００２３】また、競合しないならば、ステップ４８に
進み、バスリクエストを出したバスリクエスト生成部１
３１．１〜１３１．ｍに対してバスリクエスト許可信号
３６を出力する。この競合しない場合のバスリクエスト
許可信号はいくつでも出力することができる。
進み、バスリクエストを出したバスリクエスト生成部１
３１．１〜１３１．ｍに対してバスリクエスト許可信号
３６を出力する。この競合しない場合のバスリクエスト
許可信号はいくつでも出力することができる。
【００２４】バスリクエスト許可信号３６を出力後はス
テップ４９に進み、バスリクエスト許可信号とバスリク
エスト信号３４から、どのゲート信号を出力するかを決
定して出力する。これ等の論理により、バンクメモリ
５．１〜５．ｍに接続が許可されるＤＭＡバス４．１〜
４．ｎとバンクバス６．１〜６．ｍとが決定される。
テップ４９に進み、バスリクエスト許可信号とバスリク
エスト信号３４から、どのゲート信号を出力するかを決
定して出力する。これ等の論理により、バンクメモリ
５．１〜５．ｍに接続が許可されるＤＭＡバス４．１〜
４．ｎとバンクバス６．１〜６．ｍとが決定される。
【００２５】次に、図４を参照して、バンクメモリ５．
１〜５．ｍとアドレスの関係について説明する。図４は
バンクメモリ５．１〜５．ｍとアドレスの関係を示すメ
モリマップであり、バンクメモリ同士の互いのアドレス
が重ならないように配置してある。
１〜５．ｍとアドレスの関係について説明する。図４は
バンクメモリ５．１〜５．ｍとアドレスの関係を示すメ
モリマップであり、バンクメモリ同士の互いのアドレス
が重ならないように配置してある。
【００２６】一例を示せば、バンクメモリ５．１とこの
バンクメモリ５．１のアドレス空間５４．１のアドレス
とは一致しており、ここのアドレスをアクセスすればバ
ンクメモリ５．１にアクセスできることを示す。
バンクメモリ５．１のアドレス空間５４．１のアドレス
とは一致しており、ここのアドレスをアクセスすればバ
ンクメモリ５．１にアクセスできることを示す。
【００２７】次に、本発明の共有メモリの動作につい
て、上述した各図を参照して説明する。
て、上述した各図を参照して説明する。
【００２８】図１の通信コントローラ２．１〜２．ｎ
は、通信回線３．１〜３．ｎのパケット型データを共有
メモリ１を介して相互に送受信している。これ等通信コ
ントローラには、パケット型データの送受信のため主に
アクセスするメモリの領域を、バンクメモリ５．１〜
５．ｍ別に夫々分けられている。この場合、通信コント
ローラ２．１〜２．ｎに対して、主にアクセスするアド
レスを図４に示すアドレスマップのアドレスに設定され
ているものとする。
は、通信回線３．１〜３．ｎのパケット型データを共有
メモリ１を介して相互に送受信している。これ等通信コ
ントローラには、パケット型データの送受信のため主に
アクセスするメモリの領域を、バンクメモリ５．１〜
５．ｍ別に夫々分けられている。この場合、通信コント
ローラ２．１〜２．ｎに対して、主にアクセスするアド
レスを図４に示すアドレスマップのアドレスに設定され
ているものとする。
【００２９】通信の負荷が高くなると、通信コントロー
ラ２．１〜２．ｎが共有メモリ１に同時にアクセスする
頻度は高くなり、図２のバスリクエスト選択部３５に対
するバスリクエスト信号３４も同時発生する頻度が高く
なる。アクセスするバンクメモリが競合した場合、バス
リクエスト選択部３５は競合制御を行い、許可するバス
リクエストにのみバスリクエスト許可信号３６をバスリ
クエスト生成部に返す。バスリクエスト許可信号をもら
えなかったバスリクエスト生成部は、ＤＭＡバス４．１
〜４．ｎの制御信号を利用して通信コントローラ２．１
〜２．ｎのアクセスを待たせる。
ラ２．１〜２．ｎが共有メモリ１に同時にアクセスする
頻度は高くなり、図２のバスリクエスト選択部３５に対
するバスリクエスト信号３４も同時発生する頻度が高く
なる。アクセスするバンクメモリが競合した場合、バス
リクエスト選択部３５は競合制御を行い、許可するバス
リクエストにのみバスリクエスト許可信号３６をバスリ
クエスト生成部に返す。バスリクエスト許可信号をもら
えなかったバスリクエスト生成部は、ＤＭＡバス４．１
〜４．ｎの制御信号を利用して通信コントローラ２．１
〜２．ｎのアクセスを待たせる。
【００３０】しかし、バスリクエスト選択部３５は同じ
バンクメモリへのリクエストでない限り、バスリクエス
ト許可信号を出し、また、ゲート信号を出力して、バス
ゲートのゲートを開け、メモリにアクセスすることがで
きる。よって、従来、同時にメモリアクセスできないた
めに通信効率が悪かった共有メモリに比べ、主にメモリ
アクセスする領域をバンク別に分けた通信コントローラ
２．１〜２．ｎと本発明による共有メモリ１とにより、
メモリアクセスを待たされることが少なくでき、通信効
率を上げることができる。
バンクメモリへのリクエストでない限り、バスリクエス
ト許可信号を出し、また、ゲート信号を出力して、バス
ゲートのゲートを開け、メモリにアクセスすることがで
きる。よって、従来、同時にメモリアクセスできないた
めに通信効率が悪かった共有メモリに比べ、主にメモリ
アクセスする領域をバンク別に分けた通信コントローラ
２．１〜２．ｎと本発明による共有メモリ１とにより、
メモリアクセスを待たされることが少なくでき、通信効
率を上げることができる。
【００３１】更に、バスリクエスト生成部１３１．１〜
１３１．ｎは、通信コントローラ２．１〜２．ｎが隣接
するアドレスに複数ワード単位でメモリアクセスするい
わゆるバーストアクセス時には、バーストアクセスが終
了するまでバスリクエスト信号３４を出力し続ける。こ
の場合、通信コントローラ２．１〜２．ｎが主にアクセ
スするアドレス空間と、バーストアクセスする空間は一
致し、その様に設定されている。
１３１．ｎは、通信コントローラ２．１〜２．ｎが隣接
するアドレスに複数ワード単位でメモリアクセスするい
わゆるバーストアクセス時には、バーストアクセスが終
了するまでバスリクエスト信号３４を出力し続ける。こ
の場合、通信コントローラ２．１〜２．ｎが主にアクセ
スするアドレス空間と、バーストアクセスする空間は一
致し、その様に設定されている。
【００３２】尚、バーストアクセスの終了は次の様にし
て検出可能である。バーストアクセスによるデータ転送
の期間は、ＤＭＡバス中の制御信号であるアクセス要求
信号がアクティブになっている様なシステムでは、この
アクセス要求信号のアクティブ状態を検出して非アクテ
ィブになったときに、アクセス終了（データ転送の終
了）と見なすことが可能である。
て検出可能である。バーストアクセスによるデータ転送
の期間は、ＤＭＡバス中の制御信号であるアクセス要求
信号がアクティブになっている様なシステムでは、この
アクセス要求信号のアクティブ状態を検出して非アクテ
ィブになったときに、アクセス終了（データ転送の終
了）と見なすことが可能である。
【００３３】図４に示したアドレス設定によりバンクを
またがってアクセスすることがないため、バスリクエス
ト信号３４を出力し続けても問題がない。よって、従来
の共有メモリの１ワード毎にアクセスするメモリ空間を
決定、競合制御する方式に比較し、バーストアクセスを
継続させる本発明による共有メモリにより、１ワード毎
のバスリクエストによる無駄なサイクルを減らし、アク
セスを高速化することができる。
またがってアクセスすることがないため、バスリクエス
ト信号３４を出力し続けても問題がない。よって、従来
の共有メモリの１ワード毎にアクセスするメモリ空間を
決定、競合制御する方式に比較し、バーストアクセスを
継続させる本発明による共有メモリにより、１ワード毎
のバスリクエストによる無駄なサイクルを減らし、アク
セスを高速化することができる。
【００３４】
【発明の効果】第１の効果は、通信コントローラが同時
に共有メモリにアクセスした場合、アクセスを待たせる
頻度を少なくすることができる。
に共有メモリにアクセスした場合、アクセスを待たせる
頻度を少なくすることができる。
【００３５】その理由は、共有メモリをバンク別に分
け、あるバンクが使用中でも他のバンクにはアクセスが
可能な機能を有するため、通信コントローラの主にアク
セスするアドレス領域をバンク別に分ける設定との組合
わせにより、アクセスが待たされる頻度を減らすことが
できる。
け、あるバンクが使用中でも他のバンクにはアクセスが
可能な機能を有するため、通信コントローラの主にアク
セスするアドレス領域をバンク別に分ける設定との組合
わせにより、アクセスが待たされる頻度を減らすことが
できる。
【００３６】第２の効果は、通信コントローラが連続し
た複数ワードを共有メモリへリード／ライトするバース
ト転送時に、高速にアクセスできる。
た複数ワードを共有メモリへリード／ライトするバース
ト転送時に、高速にアクセスできる。
【００３７】その理由は、バースト転送が終了するまで
共有メモリへのアクセス権を与え続ける機能を有するた
めアクセスを高速化することができる。
共有メモリへのアクセス権を与え続ける機能を有するた
めアクセスを高速化することができる。
【図１】本発明の実施例のシステム全体の構成を示すブ
ロック図である。
ロック図である。
【図２】図１における競合制御・バスゲート部の構成を
示すブロック図である。
示すブロック図である。
【図３】バスリクエストの選択からバスリクエスト許可
信号，ゲート信号の出力までを示したフローチャートで
ある。
信号，ゲート信号の出力までを示したフローチャートで
ある。
【図４】バンクメモリとアドレスの関係を示すメモリマ
ップを示す図である。
ップを示す図である。
１ 共有メモリ ２．１〜２．ｎ 通信コントローラ ３．１〜３．ｎ 通信回線 ４．１〜４．ｎ ＤＭＡバス ５．１〜５．ｍ メモリバンク ６．１〜６．ｍ バンクバス １２ 競合制御・バスゲート部 １３ 競合制御部 １４ バスゲート部 １５ ゲート信号線
Claims (5)
- 【請求項１】 複数の通信制御部に対して共通に設けら
れこれ等通信制御部からメモリアクセス可能なメモリ装
置であって、複数のメモリバンクと、これ等メモリバン
ク毎に前記通信制御部の各々からのメモリアクセス要求
の競合制御をなすバンク競合制御手段とを含むことを特
徴とするメモリ装置。 - 【請求項２】 前記通信制御部の各々がアクセスする主
なアドレス空間を前記メモリバンク別に予め割当てるよ
うにしたことを特徴とする請求項１記載のメモリ装置。 - 【請求項３】 前記競合制御手段は、前記通信制御部の
１つによる連続した複数ワードデータのアクセス要求に
応答して当該アクセスが終了するまで前記１つの通信制
御部に対してアクセス権を与え続けるよう構成されてい
ることを特徴とする請求項１または２記載のメモリ装
置。 - 【請求項４】 前記競合制御手段は、メモリアクセス要
求に応答してこのメモリアクセス要求のアクセスアドレ
スに対応するメモリバンクへのアクセス権を許可するよ
うに構成されていることを特徴とする請求項１〜３いず
れか記載のメモリ装置。 - 【請求項５】 前記競合制御手段は、複数のメモリアク
セス要求に応答してこれ等メモリアクセス要求の各アク
セスアドレに応じて競合制御をなすよう構成されている
ことを特徴とする請求項１〜４いずれか記載のメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17972196A JPH1027131A (ja) | 1996-07-10 | 1996-07-10 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17972196A JPH1027131A (ja) | 1996-07-10 | 1996-07-10 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027131A true JPH1027131A (ja) | 1998-01-27 |
Family
ID=16070719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17972196A Pending JPH1027131A (ja) | 1996-07-10 | 1996-07-10 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027131A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7139849B2 (en) | 2002-08-07 | 2006-11-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| JP2009157859A (ja) * | 2007-12-28 | 2009-07-16 | Fujitsu Ltd | ストレージシステム及び情報処理装置のアクセス制御方法 |
| US8301845B2 (en) | 2008-09-29 | 2012-10-30 | Fujitsu Limited | Access control method and computer system |
| JP2016515367A (ja) * | 2013-03-13 | 2016-05-26 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 分配型フローテーブルを有するネットワーク要素 |
-
1996
- 1996-07-10 JP JP17972196A patent/JPH1027131A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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