JPH11282794A - メモリ・アクセス方式 - Google Patents

Abstract

(57)【要約】 【課題】 メモリに対する各バス・マスタからのアクセ
ス性能を向上させる。 【解決手段】 バス・マスタ１−１〜１−３が共用する
メモリ部２は複数のメモリ２−１〜２−３から構成され
る。アクセス・バス３−１〜３−３は、アドレス・バ
ス，データ・バス，メモリ制御信号をバス・マスタ毎に
多重化したものである。アクセス制御部６は、各バス・
マスタ１−１〜１−３からの任意のアドレスに対するメ
モリ・アクセス要求に応じて調停を行い、スイッチ部４
を制御する。アクセス制御部６の制御により、メモリ部
２の各メモリ２−１〜２−３とバス・マスタ１−１〜１
−３とをスイッチ部４を介して個別に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のメモリに対
する複数のバス・マスタからのメモリ・アクセスに係
り、特にアクセス性能を向上させることができるメモリ
・アクセス方式に関するものである。

【０００２】

【従来の技術】近年、ネットワークの高速化に伴い、ル
ータ等のネットワーク接続装置における性能向上が要求
されている。このため、ネットワーク接続装置は、デー
タ転送時における装置内部データ処理能力の向上に努め
る必要があり、ネットワーク接続装置内部に設けられた
データ・バッファ・メモリへの高速アクセスが重要とな
ってくる。従来の方法では、図４に示すように、複数の
バス・マスタ１−１〜１−３は、共有アドレス・バス
７、共有データバス８、メモリ制御信号用の共有信号線
９によって共有するメモリ部（データ・バッファ・メモ
リ）２と接続されている。そして、各バス・マスタ１−
１〜１−３からアクセス要求信号Ｒ１〜Ｒ３が同時に出
力されたことによるメモリ部２への同時アクセスに際し
ては、調停部１０による調停によってアクセス権を獲得
したバス・マスタのみがメモリ・アクセスを行ってい
た。

【０００３】

【発明が解決しようとする課題】以上のように従来のメ
モリ・アクセス方式では、複数のバス・マスタが、共有
するメモリ部に対し、共有アドレス・バス、共有データ
・バス、共有信号線を介してアクセスし、複数のバス・
マスタからのアクセス要求が競合した場合には、調停に
よりアクセス権を獲得したバス・マスタのみがメモリ・
アクセスを行うものとなっているため、バス調停にてア
クセス権を獲得できなかった他のバス・マスタは、少な
くとも次の調停までメモリ・アクセスを待たされること
となり、全体としてデータ転送遅延時間が増大するとい
う問題点があった。また、各バス・マスタは、１つの共
有データ・バスにより接続されているため、お互いが１
つのデータ・バスの転送レートを分け合うことになり、
各バス・マスタから見れば、データバスの転送レートが
低下するという問題点があった。以上の理由により、従
来のメモリ・アクセス方式では、メモリ・アクセス性能
が低くなるという問題点があった。本発明は、上記問題
点を解決するためになされたものであり、共有メモリに
対する各バス・マスタからのアクセス性能を向上させる
ことができるメモリ・アクセス方式を提供することを目
的とする。

【０００４】

【課題を解決するための手段】本発明のメモリ・アクセ
ス方式は、請求項１に記載のように、複数のメモリから
なるメモリ部と、このメモリ部を共用する複数のバス・
マスタと、このバス・マスタとメモリ部の間に設けら
れ、メモリ部の各メモリに対して、バス・マスタ毎に設
けられたアドレス・バスのうちの１つを選択接続し、バ
ス・マスタ毎に設けられたデータ・バスのうちの１つを
選択接続し、各バス・マスタから出力されるメモリ制御
信号のうちの１つを選択接続するスイッチ部と、各バス
・マスタからの任意のアドレスに対するメモリ・アクセ
ス要求に応じてスイッチ部を制御するアクセス制御部と
を有し、メモリ部の各メモリとバス・マスタとをスイッ
チ部を介して個別に接続するようにしたものである。こ
のように、本発明のメモリ・アクセス方式は、アドレス
・バス，データ・バス，メモリ制御信号（メモリ制御信
号用の信号線）をバス・マスタ毎に設け、各バス・マス
タとメモリ部の間にスイッチ部を設けることにより、メ
モリ部の各メモリとバス・マスタとをスイッチ部を介し
て個別に接続することができる。これにより、メモリ部
の同一のアドレス空間に対するアクセス競合が生じない
限り、各バス・マスタに対して個別にメモリ・アクセス
を許可することが可能となり、各バス・マスタは、メモ
リ部に対して同時にアクセスすることが可能となる。ま
た、請求項２に記載のように、上記アドレス・バス，デ
ータ・バス，メモリ制御信号をバス・マスタごとに多重
化した複数のアクセス・バスと、上記メモリ部の各メモ
リに対応して設けられ、上記スイッチ部により対応メモ
リと接続されたアクセス・バス上のアドレス信号に基づ
いて、対応メモリにアドレス信号を出力する複数のアド
レス生成部とを有し、アクセス制御部は、アクセス・バ
ス上のメモリ制御信号に基づいて各メモリにメモリ制御
信号を出力するものである。このように、アドレス・バ
ス，データ・バス，メモリ制御信号（メモリ制御信号用
の信号線）をバス・マスタごとに多重化することによ
り、アクセス・バスの本数とスイッチ部のハードウェア
規模を低減することができる。この場合、データ転送の
最中（図２のＴ３〜Ｔ７）はアクセス・バスを用いてア
ドレス信号とメモリ制御信号を転送することができない
ので、連続した複数のアドレスに対する一括アクセス
（バースト・アクセス）が行われる場合は、アドレス生
成部によってアドレス信号を、アクセス制御部によって
メモリ制御信号を生成する。

【０００５】

【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態となるメモリ・アクセ
ス方式のブロック図である。バス・マスタ部１内の各バ
ス・マスタ１−１〜１−３は、メモリ部２に対してアク
セスを行なう。バス・マスタ１−１〜１−３が共用する
メモリ部２は、複数のメモリ２−１〜２−３から構成さ
れる。

【０００６】バス・マスタ１−１〜１−３毎に設けられ
たアクセス・バス３−１〜３−３は、アドレス・バス，
データ・バス，メモリ制御信号となるリード／ライト信
号をバス・マスタ毎に多重化したものである。スイッチ
部４は、各メモリ２−１〜２−３に対しアクセス・バス
３−１〜３−３（バス・マスタ１−１〜１−３）のうち
の何れか１つを選択して接続するスイッチである。

【０００７】アドレス生成部５−１〜５−３は、メモリ
２−１〜２−３に対してアクセス時のアドレスを表すメ
モリアドレス信号ＭＡ１〜ＭＡ３を出力する。初期アド
レスの設定とアドレスのインクリメントに関しては、ア
クセス制御部６からの指示に従って動作する。

【０００８】アクセス制御部６は、各バス・マスタ１−
１〜１−３から出力されたアドレスとメモリ・アクセス
要求に応じて調停を行い、アクセス許可を示すアクセス
応答信号Ａ１〜Ａ３を返信する機能と、調停を含めメモ
リ・アクセスに関する手順を監視し、アドレス生成部５
−１〜５−３に対するアドレス制御信号Ｃ１〜Ｃ３を生
成する機能と、メモリ２−１〜２−３に対するメモリ制
御信号ＭＣ１〜ＭＣ３を生成する機能と、メモリ・アク
セス手順に合わせて、スイッチ部４の切替制御を行うバ
ス選択信号ＢＳ１〜ＢＳ３、データの方向制御を行うバ
ス方向信号ＢＤ１〜ＢＤ３を生成する機能を有する。

【０００９】次に、各構成から出力される信号について
説明する。アクセス要求信号Ｒ１〜Ｒ３は、各バス・マ
スタ１−１〜１−３から出力されるメモリ・アクセス要
求信号である。各バス・マスタ１−１〜１−３がメモリ
・アクセスを要求するとき、このアクセス要求信号Ｒ１
〜Ｒ３がアサート（assert）される。なお、アクセス要
求信号Ｒ１〜Ｒ３は、メモリ・アクセスが終了する１ク
ロック前にディアサートされる。

【００１０】アクセス・バス信号Ｂ１〜Ｂ３は、各バス
・マスタ１−１〜１−３からアクセス・バス３−１〜３
−３に出力される、アドレス信号，リード／ライト・デ
ータ及びリード／ライト信号が多重化されたバス信号で
ある。このアクセス・バス信号Ｂ１〜Ｂ３は、時間的に
は制御フェーズとデータ・フェーズに分かれる。

【００１１】アクセス要求信号Ｒ１〜Ｒ３がアサートさ
れると同時に、アクセス・バス信号Ｂ１〜Ｂ３は、アド
レス信号とリード／ライト信号に割り当てられた制御フ
ェーズとなる。アクセス制御部６によってアクセス応答
信号Ａ１〜Ａ３がアサートされると、アクセス・バス信
号Ｂ１〜Ｂ３は、リード／ライト・データに割り当てら
れたデータ・フェーズとなる。

【００１２】アクセス応答信号Ａ１〜Ａ３は、各バス・
マスタ１−１〜１−３からのアクセス要求信号Ｒ１〜Ｒ
３に対してアクセス制御部６が出力するアクセス許可を
示す応答信号である。このアクセス応答信号Ａ１〜Ａ３
がアサートされたタイミングでアクセス・バス３−１〜
３−３上を流れるアクセス・バス信号Ｂ１〜Ｂ３はデー
タ・フェーズとなり、メモリとバス・マスタの間で転送
されるリード／ライト・データとなる。

【００１３】バス選択信号ＢＳ１〜ＢＳ３は、メモリ２
−１〜２−３にそれぞれ対応し、対応メモリとアクセス
・バス３−１〜３−３（バス・マスタ１−１〜１−３）
の何れか１つの接続をスイッチ部４に指示するためにア
クセス制御部６から出力される信号である。バス方向信
号ＢＤ１〜ＢＤ３は、メモリ２−１〜２−３にそれぞれ
対応し、対応メモリに接続されるアクセス・バスの方向
をスイッチ部４に指示するためにアクセス制御部６から
出力される信号である。

【００１４】メモリ制御信号ＭＣ１〜ＭＣ３は、メモリ
２−１〜２−３にそれぞれ対応し、各信号は、対応メモ
リを活性化するチップセレクトと、対応メモリに対して
リード・アクセス（読出モード）を指定するリード・イ
ネーブルあるいはライト・アクセス（書込モード）を指
定するライト・イネーブルを表す。アドレス制御信号Ｃ
１〜Ｃ３は、アドレス生成部５−１〜５−３にそれぞれ
対応し、対応アドレス生成部に対して初期アドレスのロ
ードとアドレスのカウントアップ（アドレス・インクリ
メント）を指示する信号である。

【００１５】メモリアドレス信号ＭＡ１〜ＭＡ３は、メ
モリ２−１〜２−３にそれぞれ対応し、対応メモリのア
ドレスを指定するためにアドレス生成部５−１〜５−３
から出力される信号である。メモリ・データＭＤ１〜Ｍ
Ｄ３は、メモリ２−１〜２−３とバス・マスタ１−１〜
１−３との間でやり取りされる入出力データである。

【００１６】次に、本実施の形態の動作を図２を参照し
て説明する。本実施の形態では、メモリ部２が、全体で
「００」〜「ＦＦ」（１６進表記）のアドレス空間を有
し、各メモリ２−１〜２−３が、「０」〜「Ｆ」（１６
進表記）のアドレス空間を有するものとして説明する。
つまり、バス・マスタ側からメモリ部２を見た場合、メ
モリ２−１にはアドレス「００」〜「０Ｆ」が割り当て
られ、メモリ２−２にはアドレス「１０」〜「１Ｆ」が
割り当てられ、メモリ２−２にはアドレス「２０」〜
「２Ｆ」が割り当てられている（アドレス「３０」以降
のアドレスが割り当てられたメモリについては不図
示）。

【００１７】また、バス・マスタ１−１は、メモリ２−
１の連続した４つの番地からシーケンシャルにデータを
読み出す４バースト・リード・アクセスを行い、バス・
マスタ１−２は、メモリ２−３の連続した４つの番地に
対してシーケンシャルにデータを書き込む４バースト・
ライト・アクセスを行い、バス・マスタ１−３は、メモ
リ２−２の連続した４つの番地からシーケンシャルにデ
ータを読み出す４バースト・リード・アクセスを行うも
のとする。

【００１８】図２（ｂ），（ｃ），（ｄ）において、
「Ａｄｒｓ００」，「Ａｄｒｓ１０」，「Ａｄｒｓ２
０」はアドレス信号を示し、それぞれアドレス「０
０」，「１０」，「２０」を示している。また、「＆」
の後の「Ｒ」，「Ｗ」はリード／ライト信号を示し、そ
れぞれリード・アクセス、ライト・アクセスであること
を示している。図２（ｉ），（ｊ），（ｋ）において、
「マ→メ」あるいは「マスタ→メモリ」はバスの方向が
バス・マスタからメモリへの方向であることを示し、
「メ→マ」あるいは「メモリ→マスタ」はバスの方向が
メモリからバス・マスタへの方向であることを示してい
る。図２（ｏ），（ｒ），（ｕ）において、「Ａ０」，
「Ａ１」，「Ａ２」，「Ａ３」はメモリ２−１〜２−３
の０番地、１番地、２番地、３番地を示している（図２
（ｂ），（ｃ），（ｄ）のアドレス信号の下１桁に相
当）。

【００１９】本実施の形態では、バス・マスタ１−１〜
１−３からのアクセス要求信号Ｒ１〜Ｒ３に対する調停
（図２のＰｈ１）、アドレス生成部５−１〜５−３に対
する初期アドレスのセット（図２のＰｈ２）、バス・マ
スタ１−１〜１−３からのメモリ・アクセスによるデー
タ転送（図２のＰｈ３）、メモリ・アクセスの終結にあ
たる転送終結（図２のＰｈ４）の手順でメモリ・アクセ
スが行なわれる。

【００２０】次に、本実施の形態の動作をより詳細に説
明する。メモリ・アクセスの開始時（図２の時刻Ｔ
１）、各バス・マスタ１−１〜１−３は、アクセス要求
信号Ｒ１〜Ｒ３をアサートする（例えば、図２（ａ）に
示すように「Ｈ」レベルにする）と共に、アドレス信号
とリード／ライト信号を多重化したアクセス・バス信号
Ｂ１〜Ｂ３をアクセス・バス３−１〜３−３に出力する
（図２（ｂ），（ｃ），（ｄ））。

【００２１】アクセス要求信号Ｒ１〜Ｒ３を受信してバ
ス・マスタ１−１〜１−３のアクセス要求を認識したア
クセス制御部６は、アクセス・バス３−１〜３−３に出
力されたアドレス信号が示すアドレス値に基づいて調停
を行う。つまり、アクセス制御部６は、バス・マスタ１
−１からバス３−１に出力されたバス信号Ｂ１中のアド
レス信号がアドレス「００」を示しているので、バス・
マスタ１−１がメモリ２−１へのアクセスを要求してい
ると判断する。

【００２２】同様に、アクセス制御部６は、バス・マス
タ１−２からバス３−２に出力されたバス信号Ｂ２中の
アドレス信号がアドレス「２０」を示しているので、バ
ス・マスタ１−２がメモリ２−３へのアクセスを要求し
ていると判断する。また、アクセス制御部６は、バス・
マスタ１−３からバス３−３に出力されたバス信号Ｂ３
中のアドレス信号がアドレス「１０」を示しているの
で、バス・マスタ１−３がメモリ２−２へのアクセスを
要求していると判断する。

【００２３】そして、アクセス制御部６は、このような
調停に基づいてバス選択信号ＢＳ１〜ＢＳ３をスイッチ
部４に出力する（図２（ｆ），（ｇ），（ｈ））。すな
わち、アクセス制御部６は、メモリ２−１とバス・マス
タ１−１（アクセス・バス３−１）の接続を指示するバ
ス選択信号ＢＳ１を出力し、メモリ２−２とバス・マス
タ１−３（アクセス・バス３−３）の接続を指示するバ
ス選択信号ＢＳ２を出力し、メモリ２−３とバス・マス
タ１−２（アクセス・バス３−２）の接続を指示するバ
ス選択信号ＢＳ３を出力する。

【００２４】バス選択信号ＢＳ１〜ＢＳ３の出力と同時
に、アクセス制御部６は、アドレス生成部５−１〜５−
３に初期アドレスをロードさせるために、バス・マスタ
からメモリへの方向を指示するバス方向信号ＢＤ１〜Ｂ
Ｄ３をスイッチ部４に出力すると共に（図２（ｉ），
（ｊ），（ｋ））、初期アドレスのロードタイミングを
示すアドレス制御信号Ｃ１〜Ｃ３をアドレス生成部５−
１〜５−３に出力する（図２（ｌ），（ｍ），
（ｎ））。

【００２５】時刻Ｔ２で出力された以上のような信号に
より、スイッチ部４は、メモリ２−１とアクセス・バス
３−１（バス・マスタ１−１）を接続し、メモリ２−２
とアクセス・バス３−３（バス・マスタ１−３）を接続
し、メモリ２−３とアクセス・バス３−２（バス・マス
タ１−２）を接続をする。

【００２６】そして、アドレス生成部５−１は、スイッ
チ部４を介して接続されたバス３−１上のアドレス信号
を上記ロードタイミングに従って取り込む。同様に、ア
ドレス生成部５−２は、バス３−３上のアドレス信号を
ロードタイミングに従って取り込み、アドレス生成部５
−３は、バス３−２上のアドレス信号をロードタイミン
グに従って取り込む。

【００２７】こうして、アドレス生成部５−１〜５−３
に対する初期アドレス・ロードが完了すると、次の時刻
Ｔ３においてアドレス生成部５−１〜５−３は、初期ア
ドレスに基づくメモリアドレス信号ＭＡ１〜ＭＡ３をメ
モリ２−１〜２−３に出力する。アドレス生成部５−１
は、バス３−１から取り込んだアドレス信号が示す初期
アドレスが「００」なので、これに対応するメモリ２−
１上のアドレス（図２（ｏ）では「Ａ０」）を指定した
メモリアドレス信号ＭＡ１を出力する。

【００２８】アドレス生成部５−２は、バス３−３から
取り込んだアドレス信号が示す初期アドレスが「１０」
なので、これに対応するメモリ２−２上のアドレス（図
２（ｒ）では「Ａ０」）を指定したメモリアドレス信号
ＭＡ２を出力する。また、アドレス生成部５−３は、バ
ス３−２から取り込んだアドレス信号が示す初期アドレ
スが「２０」なので、これに対応するメモリ２−３上の
アドレス（図２（ｕ）では「Ａ０」）を指定したメモリ
アドレス信号ＭＡ３を出力する。

【００２９】一方、アクセス制御部６は、時刻Ｔ３にお
いて、バス・マスタ１−１〜１−３に対するアクセス応
答信号Ａ１〜Ａ３をアサートし（例えば、図２（ｅ）に
示すように「Ｈ」レベルにする）、メモリ・アクセスの
開始を通知する。

【００３０】同時に、アクセス制御部６は、時刻Ｔ１，
Ｔ２でバス３−１〜３−３に出力されたリード／ライト
信号がリード・アクセスを示していた場合、メモリから
バス・マスタへの方向を指示するバス方向信号ＢＤ１〜
ＢＤ３をスイッチ部４に出力し、リード／ライト信号が
ライト・アクセスを示していた場合、バス・マスタから
メモリへの方向を指示するバス方向信号ＢＤ１〜ＢＤ３
を出力する。

【００３１】つまり、アクセス制御部６は、メモリ２−
１へのアクセスを要求するバス・マスタ１−１からバス
３−１に出力されたリード／ライト信号がリード・アク
セスを示していたので、バス方向信号ＢＤ１をメモリか
らバス・マスタへの方向を指示する信号とする（図２
（ｉ））。同様に、アクセス制御部６は、メモリ２−２
へのアクセスを要求するバス・マスタ１−３からバス３
−３に出力されたリード／ライト信号がリード・アクセ
スを示していたので、バス方向信号ＢＤ２をメモリから
バス・マスタへの方向を指示する信号とする（図２
（ｊ））。

【００３２】そして、アクセス制御部６は、メモリ２−
３へのアクセスを要求するバス・マスタ１−２からバス
３−２に出力されたリード／ライト信号がライト・アク
セスを示していたので、バス方向信号ＢＤ３をバス・マ
スタからメモリへの方向を指示する信号とする（図２
（ｋ））。

【００３３】更に、バス方向信号ＢＤ１〜ＢＤ３の出力
と同時に、アクセス制御部６は、アドレス生成部５−１
〜５−３に対してアドレス・インクリメントを指示する
アドレス制御信号Ｃ１〜Ｃ３を出力すると共に（図２
（ｌ），（ｍ），（ｎ））、メモリ２−１〜２−３に対
してリード・アクセス又はライト・アクセスを指示する
メモリ制御信号ＭＣ１〜ＭＣ３を出力する（図２
（ｐ），（ｓ），（ｘ））。

【００３４】時刻Ｔ３で出力された以上のような信号に
より、メモリ２−１は、０番地（Ａ０）に格納されたメ
モリデータＭＤ１（図２（ｑ）では「ＲＤ００」）を出
力する。このメモリデータＭＤ１はスイッチ部４を介し
てバス３−１に出力される（図２（ｂ））。これによ
り、バス・マスタ１−１は、バス３−１上のメモリデー
タＭＤ１を取り込む。

【００３５】同様に、メモリ２−２は、０番地（Ａ０）
に格納されたメモリデータＭＤ２（図２（ｔ）では「Ｒ
Ｄ１０」）を出力する。このメモリデータＭＤ２はスイ
ッチ部４を介してバス３−３に出力される。これによ
り、バス・マスタ１−３は、バス３−３上のメモリデー
タＭＤ２を取り込む。そして、メモリ２−３は、時刻Ｔ
３においてバス・マスタ１−２からバス３−２に出力さ
れたライト・データ（図２（ｃ）では、「ＷＤ２０」）
を０番地（Ａ０）に格納する。こうして、メモリ２−３
への書き込みが行われる。

【００３６】次に、時刻Ｔ４では、アクセス要求信号Ｒ
１〜Ｒ３がアサートされたままなので、アクセス制御部
６は、時刻Ｔ３と同様の各信号を継続して出力する。そ
して、アドレス生成部５−１〜５−３は、アドレス・イ
ンクリメントを指示するアドレス制御信号Ｃ１〜Ｃ３が
出力されているので、メモリアドレス信号ＭＡ１〜ＭＡ
３が示す各アドレスを１増やす。

【００３７】つまり、アドレス生成部５−１は、メモリ
２−１の１番地（図２（ｏ）では「Ａ１」）を指定した
メモリアドレス信号ＭＡ１を出力し、メモリ２−２の１
番地（図２（ｒ）では「Ａ１」）を指定したメモリアド
レス信号ＭＡ２を出力し、アドレス生成部５−３は、メ
モリ２−３の１番地（図２（ｕ）では「Ａ１」）を指定
したメモリアドレス信号ＭＡ３を出力する。

【００３８】こうして、時刻Ｔ４において、メモリ２−
１は、１番地に格納されたメモリデータＭＤ１（図２
（ｑ）では「ＲＤ０１」）を出力し、バス・マスタ１−
１は、スイッチ部４及びバス３−１を介してメモリデー
タＭＤ１を取り込む（図２（ｂ））。同様に、メモリ２
−２は、１番地に格納されたメモリデータＭＤ２（図２
（ｔ）では「ＲＤ１１」）を出力し、バス・マスタ１−
３は、スイッチ部４及びバス３−３を介してメモリデー
タＭＤ２を取り込む（図２（ｄ））。

【００３９】そして、メモリ２−３は、時刻Ｔ４におい
てバス・マスタ１−２からバス３−２に出力されたライ
ト・データ（図２（ｃ）では、「ＷＤ２１」）を１番地
に格納する。以上のような各メモリ２−１〜２−３に対
するアクセスがアクセス要求信号Ｒ１〜Ｒ３がディアサ
ートされるまで繰り返される。

【００４０】次に、バス・マスタ１−１〜１−３は、４
バースト・リード・アクセスあるいは４バースト・ライ
ト・アクセスが終了するタイミング（図２の時刻Ｔ７）
よりも１クロック前の時刻Ｔ６で、図２（ａ）のように
アクセス要求信号Ｒ１〜Ｒ３をディアサートする
（「Ｌ」レベルにする）。

【００４１】アクセス要求信号Ｒ１〜Ｒ３がディアサー
トされたことにより、アクセス制御部６は、次のアクセ
ス（時刻Ｔ６で行われるアクセス）が最終アクセスであ
ると判断する。そして、アクセス制御部６は、上記と同
様のメモリ・アクセスが行われた後の時刻Ｔ７におい
て、図２（ｅ）のようにアクセス応答信号Ａ１〜Ａ３を
ディアサートすると共に、バス選択信号ＢＳ１〜ＢＳ
３、バス方向信号ＢＤ１〜ＢＤ３、アドレス制御信号Ｃ
１〜Ｃ３及びメモリ制御信号ＭＣ１〜ＭＣ３の出力を終
了する。こうして、一連のメモリ・アクセスが終了す
る。

【００４２】［実施の形態の２］図３は本発明の第２の
実施の形態となるメモリ・アクセス方式のブロック図で
あり、図１と同一の構成には同一の符号を付してある。
図３において、７−１〜７−３はアドレス・バス、８−
１〜８−３はデータ・バス、９−１〜９−３はメモリ制
御信号用の信号線である。実施の形態の１では、アクセ
ス・バスの本数とスイッチ部のハードウェア規模を低減
するために、アドレス・バス，データ・バス，メモリ制
御信号を多重化したが、本実施の形態のように多重化し
なくてもよい。

【００４３】この場合、スイッチ部４ａは、アクセス制
御部６ａから出力されるバス選択信号ＢＳ１に従って、
メモリ２−１に対しバス・マスタ１−１〜１−３の何れ
か１つを選択して接続する（つまり、選択バス・マスタ
に接続された上記アドレス・バス，データ・バス，信号
線をメモリ２−１に接続する）。同様に、スイッチ部４
ａは、バス選択信号ＢＳ２に従ってメモリ２−２にバス
・マスタ１−１〜１−３の何れか１つを接続し、バス選
択信号ＢＳ３に従ってメモリ２−３にバス・マスタ１−
１〜１−３の何れか１つを接続する。

【００４４】アクセス制御部６ａの動作は実施の形態の
１のアクセス制御部６とほぼ同様である。ただし、本実
施の形態では、アクセス・バスの多重化を行っていない
ために、アドレス・バス７−１〜７−３とメモリ制御信
号用の信号線９−１〜９−３がスイッチ部４ａを介して
メモリ２−１〜２−３と接続され、アドレス生成部を設
ける必要もないので、アクセス制御部６ａがメモリ制御
信号、アドレス制御信号を出力する必要はない。以上の
ような構成により、実施の形態の１と同様の動作を実現
することができる。

【００４５】なお、以上の実施の形態では、バス・マス
タの数を３台とし、シーケンシャルな４連続アドレス・
アクセスが競合した場合について説明したが、これに限
らないことは言うまでもない。また、本発明のメモリ・
アクセス方式が適用される装置としてルータ等のネット
ワーク接続装置を１例に挙げたが、これに限るものでは
なく、例えばコンピュータ等のメモリ・アクセスを利用
するものであれば、本発明を適用することができる。

【００４６】

【発明の効果】本発明によれば、請求項１に記載のよう
に、アドレス・バス，データ・バス，メモリ制御信号
（メモリ制御信号用の信号線）をバス・マスタ毎に設
け、各バス・マスタとメモリ部の間にスイッチ部を設け
ることにより、メモリ部の各メモリとバス・マスタとを
スイッチ部を介して個別に接続することができるので、
各バス・マスタがメモリ部に対して同時にアクセスする
ことが可能となり、バス・マスタのメモリに対するアク
セス性能を向上させることができる。

【００４７】また、請求項２に記載のように、アドレス
・バス，データ・バス，メモリ制御信号（メモリ制御信
号用の信号線）をバス・マスタ毎に多重化することによ
り、アクセス・バスの本数、すなわちバス・マスタとス
イッチ部間の信号線数を低減することができ、基板上の
配線数を低減することができる。また、スイッチ部で切
り替える信号線数も減ることから、スイッチ部のハード
ウェア規模を低減することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態となるメモリ・ア
クセス方式のブロック図である。

【図２】 図１のメモリ・アクセス方式を説明するため
のタイミングチャート図である。

【図３】 本発明の第２の実施の形態となるメモリ・ア
クセス方式のブロック図である。

【図４】 従来のメモリ・アクセス方式のブロック図で
ある。

【符号の説明】

１…バス・マスタ部、１−１〜１−３…バス・マスタ、
２…メモリ部、２−１〜２−３…メモリ、３−１〜３−
３…アクセス・バス、４、４ａ…スイッチ部、５−１〜
５−３…アドレス生成部、６、６ａ…アクセス制御部、
７−１〜７−３…アドレス・バス、８−１〜８−３…デ
ータ・バス、９−１〜９−３…信号線。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定のアドレスが割り当てられたメモリ
   をバス・マスタからアクセスするメモリ・アクセス方式
   において、 複数のメモリからなるメモリ部と、 このメモリ部を共用する複数のバス・マスタと、 このバス・マスタとメモリ部の間に設けられ、メモリ部
   の各メモリに対して、バス・マスタ毎に設けられたアド
   レス・バスのうちの１つを選択接続し、バス・マスタ毎
   に設けられたデータ・バスのうちの１つを選択接続し、
   各バス・マスタから出力されるメモリ制御信号のうちの
   １つを選択接続するスイッチ部と、 各バス・マスタからの任意のアドレスに対するメモリ・
   アクセス要求に応じてスイッチ部を制御するアクセス制
   御部とを有し、 メモリ部の各メモリとバス・マスタとをスイッチ部を介
   して個別に接続することを特徴とするメモリ・アクセス
   方式。
2. 【請求項２】 請求項１記載のメモリ・アクセス方式に
   おいて、 前記アドレス・バス，データ・バス，メモリ制御信号を
   バス・マスタごとに多重化した複数のアクセス・バス
   と、 前記メモリ部の各メモリに対応して設けられ、前記スイ
   ッチ部により対応メモリと接続されたアクセス・バス上
   のアドレス信号に基づいて、対応メモリにアドレス信号
   を出力する複数のアドレス生成部とを有し、 前記アクセス制御部は、アクセス・バス上のメモリ制御
   信号に基づいて各メモリにメモリ制御信号を出力するも
   のであることを特徴とするメモリ・アクセス方式。