JPH09305487A - 記憶制御方式 - Google Patents

Abstract

(57)【要約】 【課題】 アクセス要求の競合によるメモリアクセス処
理の乱れを防止し、処理性能低下を防ぎ、メモリアクセ
スパイプライン処理を高速化することにある。 【解決手段】 複数（例えば、２）のメモリアクセスパ
イプラインを有する記憶制御装置において、装置11から
装置12にメモリアクセス要求が発行され、装置12では、
アクセス要求が発生した記憶バンク群対応の装置13に対
し実アクセス要求と、連続領域のアクセスについては実
アクセス要求の到着が予測されるバンク群対応の装置13
に対し擬似アクセス要求を発行する。装置13は各パイプ
ライン内でのアクセス要求の優先順位が決定され、その
後パイプライン間の優先順位が決定され、連続領域のア
クセス要求のとき、優先のパイプラインでアクセスする
記憶バンクに擬似アクセス要求が出力され、該擬似アク
セス要求に対応する実アクセス要求到着まで同一バンク
に対する他パイプラインのアクセス要求を待たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機システムの
記憶制御方式に関し、詳しくは要素並列処理を行う複数
のメモリアクセスパイプラインを有し、メモリアクセス
命令を高速に実行するのに好適な記憶制御方式に関す
る。

【０００２】

【従来の技術】同時に発行される複数のアクセス要求間
の同期をとって処理されるという要素並列パイプライン
処理を行う転送パイプラインを複数組有する記憶制御装
置において、先行する転送パイプラインを優先的に処理
し、後続の転送パイプラインはバンクビジ−時間分だけ
処理を中断させて処理の開始を遅らせ、バンクの競合を
なくすことにより、複数のアクセス要求間の同期をとり
ながら高速に処理を行う記憶制御方法は、従来から提案
されていた。

【０００３】特開平１−２６１７８０号における一実施
例を説明する。図５は、要素並列パイプライン処理によ
りベクトル命令を処理する計算機システムの主要部の構
成例である。ここで計算機システムは、ベクトル命令制
御装置10、記憶装置上の番地を指示するアドレスレジス
タ群11、複数（本実施例では４）の演算装置12Aないし1
2D、当該演算装置12と記憶装置17間のデ−タバッファの
役割を持つベクトルレジスタ13Aないし13D、ベクトル命
令制御装置10からの命令解読指示とアドレスレジスタ群
11からのアドレス情報によりアドレス計算を行いアクセ
ス要求を発行する論理的に２本のアクセス要求制御装置
14A0ないし14D0（以下０系転送パイプライン）、14A1な
いし14D1（以下１系転送パイプライン）、アクセス要求
制御装置対応のアクセス要求スタック装置15A0ないし15
D0、15A1ないし15D1、記憶装置17を備えている。記憶装
置17は各々独立にアクセス可能な記憶単位（記憶バン
ク）の集まりである複数（本実施例では４）の記憶バン
ク群17Aないし17Dからなり、記憶バンク群対応に各アク
セス要求が記憶装置にアクセスする順序を決定する優先
順位決定装置16Aないし16Dを備えている。

【０００４】当該計算機システムのように０系、１系の
複数の転送パイプラインが存在する場合、０系、１系転
送パイプラインが同時に動作する際に両系のアクセス要
求がバンク競合を起こし、同期して発行される４個のア
クセス要求のうちある特定のアクセス要求だけが待たさ
れ、同時に発行されたアクセス要求間の同期をとって並
列処理をするという要素並列パイプライン処理の著しい
性能の低下を招くことがある。このため、特開平１−２
６１７８０号では両系の転送パイプラインの処理を部分
的にシリアライゼ−ションし、競合を起こさないようア
クセス要求間で優先順位を決定する記憶制御方式を用い
ている。

【０００５】まずアクセス要求制御装置14A0ないし14D
0、14A1ないし14D1では、アクセス先となるアドレス
と、連続領域に対するアクセスの場合はアドレス連続情
報を付加したアクセス要求をアクセス要求スタック装置
15A0ないし15D0、15A1ないし15D1に送出する。アクセス
要求スタック装置ではアクセス要求制御装置から送られ
たアドレスからどの記憶バンク群対応の優先順位決定装
置に送出するか決定し、当該優先順位決定装置にアドレ
スとアドレス連続情報を付加したアクセス要求を送出す
る。優先順位決定装置16Aないし16Dは、０系転送パイプ
ライン内での優先順位決定回路、１系転送パイプライン
内での優先順位決定回路、各々で選択されたアクセス要
求間で記憶バンクが競合した場合に優先順位を決定する
最終優先順位決定回路からなり、最終優先順位決定回路
で選択されたアクセス要求は記憶装置に送られる。優先
順位決定回路で選択されたアクセス要求が連続領域に対
するアクセスであった場合には、当該アクセス要求を優
先的に処理するため次に到着するアクセス要求のアドレ
スの予測を行う。同時にアクセス要求を発行するアクセ
ス要求制御装置数と記憶装置にアクセスする際のポ−ト
となる記憶バンク群対応の優先順位決定装置数は共に４
と等しいため、図６に示すように、アドレス(4n+0)hex
は優先順位決定装置16Aに、アドレス(4n+1)hexは優先順
位決定装置16Bに、アドレス(4n+2)hexは優先順位決定装
置16Cに、アドレス(4n+3)hexは優先順位決定装置16Dに
入力される。即ち、アクセス要求制御装置14A0に割り当
てられたアクセス要求は優先順位決定装置16Aに、アク
セス要求制御装置14B0に割り当てられたアクセス要求は
優先順位決定装置16Bに、アクセス要求制御装置14C0に
割り当てられたアクセス要求は優先順位決定装置16C
に、アクセス要求制御装置14D0に割り当てられたアクセ
ス要求は優先順位決定装置16Dに送られ、１度連続領域
に対するアクセス要求が発行されると、毎サイクルごと
に各アクセス要求制御装置に割り当てられたアクセス要
求は各々定まった優先順位決定装置に送出されることに
なる。

【０００６】例えば14A0のｎ＝０でのアドレス「00」へ
のアクセス要求、ｎ＝１でのアドレス「04」へのアクセ
ス要求、ｎ＝２でのアドレス「08」へのアクセス要求は
共に優先順位決定装置16Aに送出される。よってバンク
ビジ−時間分のマシンサイクル数をｍとすると、予測す
るアドレスは（アドレス＋４ｍ）で表すことができ、例
えばｍ＝３とすると各優先順位決定装置において（選択
されたアドレス±４）、（選択されたアドレス±８）、
（選択されたアドレス±１２）の計算を行い次に来るで
あろうアドレスを予測する。こうして求められた予測ア
ドレスと他パイプラインのアクセス要求のアドレスが一
致し競合が生じた場合には、最終優先順位決定装置にお
いて予測アドレスを持つアクセス要求を優先的に処理す
る。以上の動作により、同時に発行される複数のアクセ
ス要求間の同期をとりつつ処理する要素並列パイプライ
ン処理方式のメモリアクセスパイプラインを複数組有す
る記憶制御装置においても、バンク競合による性能の低
下を防止し高速に処理を行っていた。

【０００７】

【発明が解決しようとする課題】現在主流であるＣＭＯ
ＳＬＳＩでは、バイポ−ラ技術において多種多数のＬＳ
Ｉが必要であったものが１種のＬＳＩで実現することが
でき、同じ論理規模を小さな面積で実現することが可能
となるが、代わりに使用可能なピン数は減少する。その
ため、アクセス要求が記憶バンクへアクセスする際のポ
−トとなる記憶バンク群対応のメモリアクセス制御装置
が、１個当たり扱うことができる記憶バンク数、即ち１
個の記憶バンク群を構成する記憶バンク数はバイポ−ラ
ＬＳＩを使用する場合と比べると減少する。従って記憶
装置が同数の記憶バンクから構成される場合、ＣＭＯＳ
ＬＳＩでは記憶バンク群数、メモリアクセス制御装置数
は増加する。また、メモリに廉価なＤＲＡＭ、ＳＤＲＡ
Ｍを用いると、ＳＲＡＭに比べメモリアクセス時間が長
いためメモリバンド幅が減少し、同量のメモリバンド幅
を確保するためには記憶バンク数を増加させる必要が生
じ、記憶バンク群対応のメモリアクセス制御装置数も増
加する。従って、ＣＭＯＳＬＳＩを使用しＤＲＡＭもし
くはＳＤＲＡＭで構成されたメモリを用いる場合、以前
と同量のアクセス要求に対して同量のメモリバンド幅を
得るためには、記憶バンク数と共に記憶バンク群対応の
メモリアクセス制御装置、アクセス要求間で記憶装置へ
アクセスを行う順序を決める記憶バンク群対応の優先順
位決定装置の数が増加することとなる。よって、記憶装
置に対してアクセス要求を送出する数は、記憶装置に同
時に独立にアクセス可能な記憶バンク群対応のメモリア
クセス制御装置数よりも多いことが条件となる。

【０００８】上記特開平１−２６１７８０号では同期し
て発行されるアクセス要求と記憶バンク群の数は等し
く、連続領域に対するアクセスの場合各アクセス要求制
御装置に割り当てられたアクセス要求は各々特定の優先
順位決定装置に送出されるため、各記憶バンク群対応の
優先順位決定装置において次にくるアクセス要求のアド
レスを予測し複数のパイプライン間のメモリアクセスの
競合による性能低下を防いでいた。一方、ＣＭＯＳＬＳ
Ｉ、ＳＤＲＡＭを使用する場合はアクセス要求を発行す
るアクセス要求制御装置数よりも記憶バンク群対応のメ
モリアクセス制御装置数が多くなるため、アクセス要求
制御装置と優先順位決定装置は一対一に対応せず、異な
る方法を用いて、連続領域に対するアクセスにおいて到
着するであろうアクセス要求のアドレス予測しなくては
ならない。

【０００９】以下図４Ａおよび図４Ｂを用いて説明す
る。記憶装置は図４Ａに示すような０ないしＦの１６個
の記憶バンク群からなり、図４Ｂに示すように０系転送
パイプラインはアクセス要求制御装置11A0、11B0、11C
0、11D0から構成され、１系転送パイプラインはアクセ
ス要求制御装置11A1、11B1、11C1、11D1から構成されて
いる。０系転送パイプラインは、記憶バンク「00」から
連続領域をアクセスし、１系転送パイプラインは記憶バ
ンク「06」から連続領域をアクセスする場合、時刻T0に
おいて０系転送パイプラインのアクセス要求制御装置11
A0、11B0、11C0、11D0に割り当てられた記憶バンク「0
0」、「01」、「02」、「03」に対するアクセス要求
は、アクセス要求間で競合は起こらないため、各々記憶
バンク群０ないし３に対応する優先順位決定装置に送出
される。時刻T1では11A0、11B0、11C0、11D0には各々記
憶バンク「04」、「05」、「06」、「07」が割り当てら
れ、11A1、11B1、11C1、11D1には各々記憶バンク「0
6」、「07」、「08」、「09」が割り当てられる。特開
平１−２６１７８０号の場合記憶バンク「04」ないし
「07」は各々記憶バンク群０ないし３に対応するが、図
４Ａに示す記憶装置においては各々記憶バンク群４ない
し７に対応する。１マシンサイクル前の時刻T0では記憶
バンク群０ないし３対応の優先順位決定装置でのみアク
セス要求を受けるため、競合をさけるためには、時刻T0
において時刻T1でアクセス要求が到着することが予測さ
れる記憶バンク「04」ないし「07」に対応する記憶バン
ク群４ないし７対応の優先順位決定装置に対して、アク
セス要求が到着するであろうことを予め知らせておかな
くてはならない。

【００１０】以下、競合が生じた結果について説明す
る。時刻T1において11A0、11B0から発行されるアクセス
要求は競合が起こらないため記憶装置に送出される。11
C0、11D0と11A1、11B1から発行されるアクセス要求は各
々同一記憶バンクをアクセスするため競合が生じ、優先
順位を「11A0＞11B0＞11C0＞11D0＞11A1＞11B1＞11C1＞
11D1」とすると11C0、11D0が選択される。11C1、11D1か
ら発行されるアクセス要求は競合がないため、記憶バン
ク群対応の記憶装置に送出される。よって、時刻T1で記
憶装置に送出されるアクセス要求は11A0、11B0、11C0、
11D0、11C1、11D1となる。

【００１１】次に時刻T2では11A0、11B0、11C0、11D0に
は各々記憶バンク「08」、「09」、「0A」、「0B」が割
り当てられ、11A1、11B1、11C1、11D1には各々記憶バン
ク「0A」、「0B」、「0C」、「0D」が割り当てられる。
11A0、11B0から発行されたアクセス要求は、時刻T1で11
C1、11D1から発行されたアクセス要求と同一記憶バンク
のため、バンクビジ−（記憶装置を構成するＲＡＭのサ
イクルタイム分アクセス要求の送出を抑止する）分待つ
ことになる。11C0、11D0と11A1、11B1から発行されるア
クセス要求間では競合が生じ前述の優先順位から11C0、
11D0が選択される。よって、時刻T2で記憶装置に送出さ
れるアクセス要求は11C0、11D0、11C1、11D1となる。以
下時刻T3、T4も同様であり、図４Ｂに示すように、先に
選択されるアクセス要求はアクセス要求制御装置11C0、
11D0、11C1、11D1で、アクセス要求制御装置11A0、11B
0、11A1、11B1から発行されるアクセス要求はバンクビ
ジ−時間分待たされ性能が低下する。

【００１２】本発明の課題は、アクセス要求の競合によ
るメモリアクセス処理の乱れを防止し、処理の著しい性
能低下を防ぎ、メモリアクセスパイプライン処理を高速
に実行することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、独立にアクセス可能な複数の記憶バンク
から構成され記憶バンク順にアドレス付けされた記憶装
置と、前記記憶装置に対してベクトルアクセス命令を要
素に分割して複数のアクセス要求を、同時に発行される
複数のアクセス要求を同期させて処理する複数組のメモ
リアクセスパイプラインに、発行するアクセス要求制御
装置と、発行された複数のアクセス要求間の優先順位を
決定する優先順位決定装置と、前記アクセス要求制御装
置からのアクセス要求を受け、該アクセス要求をどの前
記優先順位決定装置に送出するかを決定するアクセス要
求スタック装置と、当該優先順位決定装置で選択された
アクセス要求を当該記憶バンクに送出するメモリアクセ
ス制御装置を備える情報処理装置において、該情報処理
装置は、ベクトルアクセス命令を分割する要素数を検出
し、該検出結果を前記アクセス要求制御装置に出力する
手段を有し、前記アクセス要求スタック装置は、前記ア
クセス要求制御装置の出力を受け、前記検出結果を基に
連続領域に対するアクセス要求の場合にはアクセス要求
が発行されるであろう記憶バンクに対応するメモリアク
セス制御装置に対し擬似アクセス要求を生成し前記決定
された優先順位決定装置に発行する手段を有するように
している。

【００１４】さらに、前記優先順位決定装置は、入力さ
れた擬似アクセス要求の属するメモリアクセスパイプラ
インの種別を記憶する手段と、該擬似アクセス要求に対
応する実アクセス要求が当該優先順位決定装置において
選択されたことにより、該擬似アクセス要求の属するメ
モリアクセスパイプラインの種別を記憶する手段の記憶
内容を無効化する手段を有するようにしている。

【００１５】さらに、優先順位決定装置は、実アクセス
要求が当該優先順位決定装置において選択されることに
より、該選択されたアクセス要求に対応する前記擬似ア
クセス要求の属するメモリアクセスパイプラインの種別
を記憶する手段の記憶内容を無効化するまで、該擬似ア
クセス要求に対応する実アクセス要求以外の他メモリア
クセスパイプラインのアクセス要求の前記メモリアクセ
ス制御装置への送出を待たせる手段を有するようにして
いる。

【００１６】また、前記メモリアクセス制御装置は、前
記優先順位決定装置から擬似アクセス要求を受けたと
き、該アクセス要求に基づき対応する記憶バンクのｒｏ
ｗアドレスをセットする手段と、前記優先順位決定装置
から前記擬似アクセス要求に対応する実アクセス要求を
受けたとき、該記憶バンクのｃｏｌｕｍｎアドレスをセ
ットする手段を有するようにしている。

【００１７】

【発明の実施の形態】以下、本発明の一実施例について
説明する。図１は、要素並列パイプライン処理によりベ
クトル命令を処理する計算機システムの記憶装置アクセ
ス部分の構成例である。ここで記憶装置アクセス部は、
アクセス要求制御装置等の制御を行う命令制御装置10、
命令制御装置10からの命令解読指示とアドレス情報によ
りアクセス要求を発行する論理的に２本のアクセス要求
制御装置11A0ないし11D0（以下０系転送パイプライ
ン）、11A1ないし11D1（以下１系転送パイプライン）、
アドレス情報をデコ−ドした結果に基づきアクセスする
記憶バンクを決定するアクセス要求制御装置対応のアク
セス要求スタック装置12A0ないし12D0、12A1ないし12D
1、記憶バンク群対応の優先順位決定装置130ないし13
F、アクセスする記憶バンクを決定する同じく記憶バン
ク群対応のメモリアクセス制御装置140ないし14Fを備え
ている。記憶装置15は、各々独立にアクセス可能な記憶
単位の集まりである１６個の記憶バンク群150ないし15F
からなり、記憶バンク群は各々４個の記憶バンクから構
成され、アクセス要求に伴うアドレス情報をデコ−ドし
た結果どの記憶バンクにアクセスするか決定する。

【００１８】前述のように、ＣＭＯＳＬＳＩでは大量の
ゲ−トを入れることが可能なためＬＳＩの個数が減少
し、結果として以前と同等の論理規模に対して使用可能
なピン数が減少する。従って、ＣＭＯＳＬＳＩでは記憶
バンク群に対するポ−トとなるメモリアクセス制御装置
当り制御可能な記憶バンク数は減少する。また、ＤＲＡ
Ｍ、ＳＤＲＡＭで構成されるメモリはＳＲＡＭに比べア
クセス時間が増加するため、同量のアクセス要求に対し
て同量のメモリバンド幅を確保するためには、記憶バン
ク数と共に記憶バンク群対応のメモリアクセス制御装置
も増加し、記憶装置に対して同時に発行されるアクセス
要求数以上に、メモリアクセス制御装置数があることが
望まれる。本実施例ではアクセス要求制御装置数４で、
アクセス要求制御装置には０系・１系の２本の転送パイ
プラインがあり、同時に８個のアクセス要求が送出され
るため、メモリアクセス制御装置数を１６とする。

【００１９】図１に示す計算機システムにおいて、要素
並列パイプライン処理方式による記憶装置へのアクセス
動作の概要について説明する。まず、命令制御装置10
は、アクセス命令を受け取ると論理的に２組あるアクセ
ス要求制御装置のどちらに処理を割り当てるかを決定
し、連続領域に対するアクセスは要素単位に切り分け、
４要素ずつアクセス要求制御装置11に送出する。どちら
にもアクセス要求が無い時には、アクセス要求制御装置
11A0ないし11D0の０系転送パイプライン側に割当て、０
系転送パイプラインにアクセス要求がありアクセス動作
中であれば、アクセス要求制御装置11A1ないし11D1の１
系転送パイプライン側に割当て、１系転送パイプライン
がアクセス動作中であれば、０系転送パイプラインに割
り当てる。０系・１系両系転送パイプラインともアクセ
ス動作中であるならば、割り当てられる系を固定、すな
わち０系転送パイプラインで実行中の処理終了後直ち
に、当該アクセス要求を０系転送パイプラインに割り当
てる。すなわち、ベクトルの各要素は、以下のように０
系転送パイプラインの場合はアクセス要求制御装置11A0
ないし11D0、１系転送パイプラインの場合はアクセス要
求制御装置11A1ないし11D1に割り当てられ、アクセス要
求が生成される。

【００２０】本実施例では４要素並列のため、連続領域
に対するアクセスの場合は要素単位に切り分けられ、１
度に４要素分ずつ順次処理される。この時間的な順序を
ｎで表す。ここでは、４要素ずつ同時にアクセス要求制
御装置に割り当てアクセス要求スタック装置に送出され
る順序がｎとなる。

【００２１】 n=0 n=1 n=2 … 11A0/1 … 第０，４，８，… 4n 要素 11B0/1 … 第１，５，９，… 4n+1要素 11C0/1 … 第２，６，１０，… 4n+2要素 11D0/1 … 第３，７，１１，… 4n+3要素 （ｎ：０又は正の整数） 次にアクセス要求スタック装置12では、対応するアクセ
ス要求制御装置11から受けたアクセス要求をアクセスを
行う記憶バンク群対応の優先順位決定装置13に送出す
る。

【００２２】特開平１−２６１７８０号においてはアク
セス要求スタック装置と優先順位決定装置は同数であっ
たが、本発明ではＣＭＯＳＬＳＩ、ＳＤＲＡＭの使用の
ためにアクセス要求スタック装置数よりも優先順位決定
装置の方が数が多くなる。そこで、連続領域に対するア
クセス要求に対してはアクセス要求が到着することが予
測される記憶バンクに対して予め擬似アクセス要求を発
行し、メモリアクセス競合による性能の低下を防ぐ。例
えば、時刻T0で０系転送パイプラインに対して連続領域
に対するアクセス要求がなされたとき、時刻T1以降に発
行されるアクセス要求がアクセスする記憶バンク「04」
ないし「0F」を予測し、各々対応する記憶バンク群４な
いしＦに応じた優先順位決定装置に予測した記憶バンク
をもつ擬似アクセス要求を送出し、後続の１系転送パイ
プラインよりも優先的に処理を行うようにする。ここ
で、記憶装置15はバンク順にアドレス付けされているこ
とが条件となる。

【００２３】図４Ｃおよび図４Ｄを用いて、本発明にお
けるメモリアクセス競合の回避方式を説明する。図４Ｃ
は、各系の転送パイプラインにおける各時刻とアクセス
要求スタック装置と記憶バンクとの関係と、各時刻にお
ける実アクセス要求と疑似アクセス要求の関係を示し、
図４Ｄは、各時刻における実アクセス要求と疑似アクセ
ス要求と１マシンサイクル前に発行された疑似アクセス
要求の関係を示す。

【００２４】図４Ｃに示すように０系転送パイプライン
が記憶バンク「00」からの連続領域をアクセスし、１系
転送パイプラインは記憶バンク「06」から連続領域をア
クセスする場合、まず０系転送パイプラインのアクセス
要求スタック装置12A0、12B0、12C0、12D0には、時刻T0
においてアクセス先として「00」、「01」、「02」、「0
3」の記憶バンクが割り当てられ、各々記憶バンク群
０、１、２、３へ送出される。この時、１系転送パイプ
ラインの命令の起動は１マシンサイクル遅れるためアク
セスの競合は起こらない。０系転送パイプラインによる
アクセスが連続領域に対するアクセスである場合、記憶
バンク「00」ないし「03」へのアクセス要求に続いて、
記憶バンク「04」ないし「0F」へのアクセス要求が到着
することが予想される。１６個の記憶バンク群０ないし
Ｆは互いに独立にアクセス可能なため、記憶バンク「0
0」ないし「03」に対する実アクセス要求を送出すると
同時に、記憶バンク「04」ないし「0F」への擬似アクセ
ス要求を生成し、対応する記憶バンク群４ないしＦへ、
この擬似アクセス要求を送出してアクセス処理を開始す
る。

【００２５】次に時刻T1では、０系転送パイプラインの
12A0、12B0、12C0、12D0には各々記憶バンク「04」、
「05」、「06」、「07」へのアクセス要求が割り当てら
れ、１系転送パイプラインの12A1、12B1、12C1、12D1に
は各々記憶バンク「06」、「07」、「08」、「09」への
アクセス要求が割り当てられる。12A0、12B0の記憶バン
ク「04」、「05」へのアクセス要求は競合が起こらず、
各々記憶バンク群４、５へ送出される。記憶バンク「0
6」、「07」へのアクセスは、各々12C0と12A1、12D0と12B1
の間で競合が起こるが、アクセス要求を選択する際の優
先順位を「12A0＞12B0＞12C0＞12D0＞12A1＞12B1＞12C1
＞12D1」としているため、12C0、12D0のアクセス要求が
優先され、12A1、12B1のアクセス要求は、12C0、12D0の
アクセスが終了するまで待たされることになる。12A0な
いし12D0の４個のアクセス要求は、時刻T0で既に発行さ
れた記憶バンク「04」ないし「07」に対する擬似アクセ
ス要求に対応した実アクセス要求であり、擬似アクセス
要求が実行中のアクセス処理は実アクセス要求に引き継
がれ、かつ該実アクセス要求到着と同時に当該擬似アク
セス要求はキャンセルされる。12C1、12D1の記憶バンク
「08」、「09」に対するアクセスは、擬似アクセス要求
が発行されない場合、この時点でバンク競合が発生しな
いため記憶装置に送出されて、要素並列間でアクセス終
了時間にバラツキが生じ要素並列パイプライン方式にお
いて性能の低下を引き起こす原因となる。本発明の場
合、時刻T0において既に「08」、「09」の記憶バンクに
対して０系転送パイプラインが擬似アクセス要求を発行
しメモリアクセスを開始しているため、12C1、12D1の記
憶バンク「08」、「09」に対するアクセス要求は擬似ア
クセス要求が開始したアクセス処理が終了するまで待た
されることになる。

【００２６】時刻T2では、12A0、12B0、12C0、12D0には
各々記憶バンク「08」、「09」、「0A」、「0B」が割り
当てられ、12A1、12B1、12C1、12D1には各々記憶バンク
「0A」、「0B」、「0C」、「0D」が割り当てられる。12
A0、12B0の記憶バンク「08」、「09」に対するアクセス
は、既に発行されていた擬似アクセス要求のために時刻
T1の12C1、12D1によるアクセス要求は待ち状態になって
おり競合は起こらず、各々記憶バンク群８、９へ送出さ
れる。アクセス要求を選択する際の優先順位は前述のよ
うに「12A0＞12B0＞12C0＞12D0＞12A1＞12B1＞12C1＞12
D1」であるため、記憶バンク「0A」に対する12C0と12A1
の競合と、記憶バンク「0B」に対する12D0と12B1の競合
では、12A1、12B1のアクセス要求が、各々12C0、12D0の
アクセス処理が終了するまで待たされることになる。12
A0ないし12D0の４個のアクセス要求は、時刻T0で発行さ
れた記憶バンク「08」ないし「0B」への擬似アクセス要
求に対する実アクセス要求であり、擬似アクセス要求が
実行中のアクセス処理は実アクセス要求に引き継がれ、
かつ当該擬似アクセス要求はキャンセルされる。12C1、
12D1の記憶バンク「0C」、「0D」に対するアクセスは、
０系転送パイプラインにより、時刻T0において「0C」、
「0D」の記憶バンクに対して擬似アクセス要求が発行さ
れているため、０系転送パイプラインのアクセス処理が
終了するまで待たされる。以下、時刻T3でも同様の処理
を行う。

【００２７】このように擬似アクセス要求を発行するこ
とにより、バンクが競合した場合、時間的に先に発行さ
れたアクセス命令に対する０系転送パイプラインのアク
セス処理をはじめに行い、終了後後続の１系転送パイプ
ラインを処理するという具合に、連続領域に対するアク
セス処理において、各系の転送パイプラインの処理を時
間的に固めて処理し要素並列間におけるアクセス終了時
間のバラツキを無くすことにより、要素並列パイプライ
ン方式において性能の低下を防ぐことが可能となる。

【００２８】次に、アクセス要求スタック装置での擬似
アクセス要求の発行方法について説明する。図２に示す
ように、アクセス要求スタック装置12にはアクセス要求
制御装置11から、アドレス情報としてアクセス先となる
記憶バンク群を示すポ−ト番号100aから100dの４ビット
の信号、連続領域に対するアクセスかどうかを示すアド
レス連続フラグ101、これからアクセスする要素数が記
憶バンク群対応のメモリアクセス制御装置数以上残って
いるかどうかを示す残要素数フラグ102、連続領域に対
するアクセスの最初の要素並列で有るか否かを示すスタ
−トフラグ103が送出される。図２において、104、10
5、106、107はそれぞれデコーダであり、105a、106a、1
07aは演算器であり、デコーダ104に入る矢印線は実アク
セス要求線であり、デコーダ105、106、107に入る各ア
ンド回路の出力である矢印線は擬似アクセス要求線であ
る。各擬似アクセス要求線には、フラグ101、102、103
が各アンド回路のアンド条件を満たすとき、それぞれ出
力が出される。ポ−ト番号100aから100dの値は記憶バン
ク群０からＦに対応した値をとり、例えば図４Ｃの０系
転送パイプラインの場合、時刻T0での12A0の場合は０、
12B0の場合は１である。アドレス連続フラグ101と残要
素数フラグ102が共に１である１６要素以上の連続領域
に対するアクセスの場合には、実アクセス要求と同時に
実アクセス要求が到着すると予測される記憶バンク群対
応の優先順位決定装置に擬似アクセス要求を発行する。
本実施例では、メモリアクセス制御装置数１６、４要素
並列であるため、要素数１６以上の連続領域に対するア
クセスの場合、記憶装置に独立にアクセス可能なポ−ト
である全てのメモリアクセス制御装置へアクセス要求を
送出するためには、４個の実アクセス要求と同時に１２
個の擬似アクセス要求を送出することになる。

【００２９】図４Ｃの時刻T0での０系転送パイプライン
のアクセス要求の場合、アクセス要求が要素数１６以上
連続であるアクセス、即ちアドレス連続フラグ101、残
要素数フラグ102共１で、かつ最初の要素並列で有るこ
とを示すスタ−トフラグ103が１であり、この場合当該
アクセス要求はこれからアクセスされるであろうどの記
憶バンク群に対しても擬似アクセス要求を送出しておら
ず、記憶バンク「00」ないし「03」に対して実アクセス
要求を送出するだけでなく、記憶装置はバンク順にアド
レス付けされているため、演算器105aは「実アクセス要
求がアクセスする記憶バンク番号±４」、演算器106aは
「実アクセス要求がアクセスする記憶バンク番号±
８」、演算器107aは「実アクセス要求がアクセスする記
憶バンク番号±１２」の計算を行い、求められた記憶バ
ンクに対して、即ち各々１、２、３サイクル後にアクセ
スされるであろう記憶バンクに対して擬似アクセス要求
を発行する。図４Ｄに示すように時刻T0における０系転
送パイプラインの場合、12A0のアクセス要求は記憶バン
ク「04」、「08」、「0C」へ、12B0のアクセス要求は記
憶バンク「05」、「09」、「0D」へ、12C0のアクセス要
求は記憶バンク「06」、「0A」、「0E」へ、12D0のアク
セス要求は記憶バンク「07」、「0B」、「0F」へ擬似ア
クセス要求を発行する。

【００３０】次に当該０系転送パイプラインの時刻T1の
場合、アドレス連続フラグ101、残要素数フラグ102共
１、かつスタ−トフラグ103が０である。記憶バンク「0
4」ないし「07」に対する実アクセス要求が記憶バンク
群４ないし７へ送出され、記憶バンク「08」ないし「0
F」の記憶バンクに対する擬似アクセス要求が、１マシ
ンサイクル前の時刻T0において記憶バンク群８ないしＦ
に送出されているため、時刻T0において実アクセス要求
が送出され空いたばかりの記憶バンク群０ないし３に対
して、記憶バンク「10」ないし「13」への擬似アクセス
要求が発行される。即ち、12A0のアクセス要求は記憶バ
ンク「10」へ、12A1のアクセス要求は記憶バンク「11」
へ、12A2のアクセス要求は記憶バンク「12」へ、12A3の
アクセス要求は記憶バンク「13」へ擬似アクセス要求を
発行する。図２のデコーダ104ないし107は、各々現在、
１、２、３マシンサイクル後の記憶バンク群へのアクセ
ス要求条件に対応しており、条件を満足した場合はデコ
−ドされた番号108ないし109をもつ記憶バンク群対応の
優先順位決定装置へ実アクセス要求と擬似アクセス要求
を送出する。以上、０系転送パイプラインにおける擬似
アクセス要求の発行について説明したが、１系転送パイ
プラインについても同様の処理を行う。

【００３１】優先順位決定装置130ないし13Fは、図３に
示すようにはじめに０系、１系それぞれの転送パイプラ
インについて優先順位を決定する回路3a0ないし3a1、０
系、１系それぞれの優先順位決定回路3a0ないし3a1で選
択されたアクセス要求間でバンクが競合した時に優先順
位を決定する最終優先順位決定回路3a2からなる。０系
転送パイプラインに対する優先順位決定回路3a0では、
アクセス要求スタック装置12A0ないし12D0の４要素のど
れかが発行した擬似アクセス要求200と、アクセス要求
スタック装置12A0ないし12D0が発行した４個の実アクセ
ス要求201ないし204のアクセス要求について優先順位が
決定される。前述のように同時に発行された実アクセス
要求間の優先順位は「12A0＞12B0＞12C0＞12D0」であ
る。１系転送パイプラインに対する優先順位決定回路3a
1でも同様に、アクセス要求スタック装置12A1ないし12D
1の４要素のどれかが発行した擬似アクセス要求210と、
アクセス要求スタック装置12A1ないし12D1が発行した４
個の実アクセス要求211ないし214のアクセス要求につい
て「12A1＞12B1＞12C1＞12D1」の順に優先順位が決定さ
れ、それぞれ選択されたアクセス要求は、最終優先順位
決定回路3a2に送られる。０系転送パイプライン、１系
転送パイプラインのアクセス要求間で記憶バンクの競合
が無ければ、そのまま記憶バンクに対するアクセスが行
われる。競合がある場合は、アクセス要求が発生した順
に優先的に処理を行う。

【００３２】図４Ｃの場合、０系転送パイプラインに割
り当てられたアクセスは時刻T0に始まり、１系転送パイ
プラインに割り当てられたアクセスは時刻T1から始まる
ため、０系転送パイプラインに割り当てられたアクセス
の方が先に発行されており、０系転送パイプラインのア
クセス処理の方が１系転送パイプラインによるアクセス
処理より優先的に処理される。従って時刻T1での記憶バ
ンク「08」へのアクセスの場合、０系転送パイプライン
のアクセス要求が発行した擬似アクセス要求の方が、１
系転送パイプラインの実アクセス要求よりも優先される
ことになる。また、同時に発行された実アクセス要求間
の順位は「12A0＞12B0＞12C0＞12D0＞12A1＞12B1＞12C1
＞12D1」であり、例えば時刻T1において、12C0と12A1に
より発行された記憶バンク「06」への実アクセス要求で
は12C0のアクセス要求が選択されることになる。最終順
位決定装置3a2において擬似アクセス要求が選択される
とその時点で、０系転送パイプラインに擬似アクセス要
求が送出された場合は擬似アクセス予約装置3b1を、１
系転送パイプラインに擬似アクセス要求が送出された場
合は擬似アクセス予約装置3b0を予約して同一記憶バン
クへの他アクセル要求の送出を防ぐとともに、アクセス
予定の記憶バンクのｒｏｗアドレスをセットし擬似アク
セス要求の記憶装置へのアクセス処理を開始する。

【００３３】ｒｏｗアドレスは上位のアドレスを示すも
のであり、一般に０系、１系各々の転送パイプラインに
割り当てられたアクセス要求内では等しく、０系、１系
転送パイプライン間では異なるものである。従って、擬
似アクセス要求のｒｏｗアドレスとして当該擬似アクセ
ス要求を発行した実アクセス要求と同じｒｏｗアドレス
をデコ−ダに送り、ｒｏｗアドレスに応じたワ−ド線を
選択してメモリアクセス処理を始める。このようにアク
セス処理をこれまでよりはやく開始することにより、ア
クセス終了をはやめることが可能となる。対応する実ア
クセス要求が到着した時点で、擬似アクセス要求は当該
実アクセス要求に置き替わり擬似アクセス予約装置3b0
ないし3b1の予約は解除される。

【００３４】以上のように、連続領域に対するアクセス
要求について擬似アクセスを発行し、連続領域に対する
アクセス処理の開始をはやめることにより、同時に発行
されたアクセス要求間の同期を取りつつ処理する要素並
列パイプライン方式のメモリアクセスパイプラインにお
いても、高速にメモリアクセス処理を行うことが可能と
なる。

【００３５】

【発明の効果】本発明によれば、メモリアクセス処理で
の競合による乱れを無くし、かつメモリアクセスの開始
及び終了時間をはやめてメモリアクセスパイプライン処
理を高速に実行することが可能となる。更に要素並列パ
イプライン処理において、著しい性能低下を防ぎ、要素
並列パイプライン処理方式の実現容易性の向上に大きな
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例である記憶装置アクセス部の
構成を示すブロック図である。

【図２】アクセススタック装置の一実施例の構成を示す
図である。

【図３】優先順位決定装置の一実施例の構成を示す図で
ある。

【図４Ａ】記憶バンク群と記憶バンクの関係を示す図で
ある。

【図４Ｂ】従来技術におけるにおける各系の転送パイプ
ラインにおける各時刻とアクセス要求制御装置と記憶バ
ンクとの関係と、各時刻における実アクセス要求とその
競合が生じた場合を示す図である。

【図４Ｃ】本発明における各系の転送パイプラインにお
ける各時刻とアクセス要求スタック装置と記憶バンクと
の関係と、各時刻における実アクセス要求と疑似アクセ
ス要求の関係を示す図である。

【図４Ｄ】本発明における各時刻における実アクセス要
求と疑似アクセス要求と１マシンサイクル前に発行され
た疑似アクセス要求の関係を示す図である。

【図５】従来の記憶制御装置の一実施例の構成を示す図
である。

【図６】従来の記憶制御装置におけるアクセス要求と記
憶バンク群対応の優先順位決定装置の関係を示す図であ
る。

【符号の説明】

１０ 命令制御装置 １１Ａ０〜１１Ｄ０、１１Ａ１〜１１Ｄ１ アクセス要
求制御装置 １２Ａ０〜１２Ｄ０、１２Ａ１〜１２Ｄ１ アクセス要
求スタック装置 １３０〜１３Ｆ 優先順位決定装置 １４０〜１４Ｆ メモリアクセス制御装置 １５０〜１５Ｆ 記憶装置 １００ａ〜１００ｄ ポ−ト番号 １０１ アドレス連続フラグ １０２ 残要素数フラグ １０３ スタ−トフラグ １０４〜１０７ デコーダ １０５ａ〜１０７ａ 演算器 ３ａ０、３ａ１ 優先順位決定回路 ３ａ２ 最終優先順位決定回路 ３ｂ０、３ｂ１ 擬似アクセス予約装置 ２００、２１０ 擬似アクセス要求 ２０１〜２０４、２１１〜２１４ 実アクセス要求

Claims (4)

【特許請求の範囲】
1. 【請求項１】 独立にアクセス可能な複数の記憶バンク
   から構成され記憶バンク順にアドレス付けされた記憶装
   置と、前記記憶装置に対してベクトルアクセス命令を要
   素に分割して複数のアクセス要求を、同時に発行される
   複数のアクセス要求を同期させて処理する複数組のメモ
   リアクセスパイプラインに、発行するアクセス要求制御
   装置と、発行された複数のアクセス要求間の優先順位を
   決定する優先順位決定装置と、前記アクセス要求制御装
   置からのアクセス要求を受け、該アクセス要求をどの前
   記優先順位決定装置に送出するかを決定するアクセス要
   求スタック装置と、当該優先順位決定装置で選択された
   アクセス要求を当該記憶バンクに送出するメモリアクセ
   ス制御装置を備える情報処理装置において、 該情報処理装置は、ベクトルアクセス命令を分割する要
   素数を検出し、該検出結果を前記アクセス要求制御装置
   に出力する手段を有し、 前記アクセス要求スタック装置は、前記アクセス要求制
   御装置の出力を受け、前記検出結果を基に連続領域に対
   するアクセス要求の場合にはアクセス要求が発行される
   であろう記憶バンクに対応するメモリアクセス制御装置
   に対し擬似アクセス要求を生成し前記決定された優先順
   位決定装置に発行する手段を有することを特徴とする記
   憶制御方式。
2. 【請求項２】 請求項１記載の記憶制御方式において、 前記優先順位決定装置は、入力された擬似アクセス要求
   の属するメモリアクセスパイプラインの種別を記憶する
   手段と、該擬似アクセス要求に対応する実アクセス要求
   が当該優先順位決定装置において選択されたことによ
   り、該擬似アクセス要求の属するメモリアクセスパイプ
   ラインの種別を記憶する手段の記憶内容を無効化する手
   段を有することを特徴とする記憶制御方式。
3. 【請求項３】 請求項２記載の記憶制御方式において、 優先順位決定装置は、実アクセス要求が当該優先順位決
   定装置において選択されることにより、該選択されたア
   クセス要求に対応する前記擬似アクセス要求の属するメ
   モリアクセスパイプラインの種別を記憶する手段の記憶
   内容を無効化するまで、該擬似アクセス要求に対応する
   実アクセス要求以外の他メモリアクセスパイプラインの
   アクセス要求の前記メモリアクセス制御装置への送出を
   待たせる手段を有することを特徴とする記憶制御方式。
4. 【請求項４】 請求項２記載の記憶制御方式において、 前記メモリアクセス制御装置は、前記優先順位決定装置
   から擬似アクセス要求を受けたとき、該アクセス要求に
   基づき対応する記憶バンクのｒｏｗアドレスをセットす
   る手段と、前記優先順位決定装置から前記擬似アクセス
   要求に対応する実アクセス要求を受けたとき、該記憶バ
   ンクのｃｏｌｕｍｎアドレスをセットする手段を有する
   ことを特徴とする記憶制御方式。