JPWO2010122607A1 - 記憶制御装置及びその制御方法 - Google Patents

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Abstract

優先度制御レジスタ１０４は、メモリ要求発行可否信号生成部１０６内から得られるメモリ要求の発行可否状況と各＃２〜＃５の各判定回路１０５より得られるＲＥＱ＿ＢＵＦ１０２内のメモリ要求の滞留状況とに基づいて、内部の遷移状態を動的に制御する。これにより、ＤＲＡＭモジュール１０９のアクセス規定に対応した優先順位の飛び越し制御が可能となる。

Description

本発明は、記憶制御装置及びその制御方法に関する。
ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などの複数のバンクを有するマルチバンクメモリに対するメモリアクセス制御において、複数のＣＰＵや入出力装置からのメモリ要求の命令を調停するために、優先度制御レジスタを用いた調停回路が用いられることがある。この回路では、複数のメモリ要求が要求先のバンク毎にリクエストバッファと呼ばれるキューに振り分けて保持される。そして、各リクエストバッファから読み出されて優先度制御レジスタに格納されるメモリ要求の優先順位に基づいて、優先順位の高いリクエストバッファからメモリ要求が読み出されて実行される。この制御方式では、或るリクエストバッファのメモリ要求の優先順位が最も高くなって実行されると、次の命令実行サイクルではそのリクエストバッファの優先順位は最も低くされる。一方、次の命令実行サイクルにおいて、最も過去に命令読出しが実行された、即ち最近最も命令読出しが実行されていないリクエストバッファの優先順位が最高順位に上げられ、そのリクエストバッファから読み出されているメモリ要求が実行される。この制御方式は、いわゆるＬＲＵ（Least Recently Used）による制御方式である。
ここで、ＤＲＡＭには、アクセス規定が存在する。アクセス規定とは例えば、或る命令実行サイクルでＤＲＡＭに対してデータリード要求が実行された場合において、その次にデータライド要求（異種命令）が実行されるときには、例えば７サイクル待たなければならないといった規定をいう。或いは、或る命令実行サイクルでＤＲＡＭの或るバンクに対してデータリード要求が実行された場合において、その次に他のバンクに対してデータリード要求（同種命令）が実行されるときには、例えば２サイクル待たなければならないといった規定をいう。
今、優先度制御レジスタを用いたメモリアクセス制御の従来技術において、優先度制御レジスタに格納されるメモリ要求の優先順位に基づいて選択された１つのリクエストバッファから読み出されたメモリ要求Ａが、ＤＲＡＭのアクセス規定を満足していない場合を想定する。この場合には、メモリ要求Ａは、アクセス規定が満足する命令実行サイクルまで、その実行が待たされることになる。
しかし、優先度制御レジスタに格納されるメモリ要求の優先順位に基づいて選択されなかったリクエストバッファ中には、アクセス規定を満足するメモリ要求が読み出されているリクエストバッファが存在し得る。例えば、現在実行中のメモリ要求がデータリード要求であった場合に、次の命令実行サイクルで選択されたメモリ要求がデータライド要求であった場合には、そのデータライド要求は先行するデータリード要求の実行開始から例えば７サイクル待たなければならない。ここで、上記先行するデータリード要求の実行バンクとは異なる実行バンクに対する他のデータリード要求が、優先度制御レジスタによって選択されなかったリクエストバッファ中に存在するとする。この場合には、同種命令に対する待ちサイクルは異種命令に対する待ちサイクルよりも短くて済むため、上記他のデータリード要求は、先行するデータリード要求の実行開始から例えば３サイクル後には実行可能になる。
このようなケースにおいて、優先度制御レジスタによってリクエストバッファから現在読み出されているメモリ要求Ａ（異種命令）が実行された後でないと、他のリクエストバッファ中に存在するアクセス規定を満足しているメモリ要求Ｂは、実行できなかった。即
ち、優先度制御レジスタを用いたメモリアクセス制御の従来技術では、上述のようなケースにおいて、メモリ要求の実行効率が低下してしまうという問題点を有していた。
特開平６−１６１９４１号公報 特開平１１−２７２５６７号公報 特開２００５−１７３８５９号公報 特開２００８−５０３８０８号公報
そこで、本発明の１つの側面では、ＤＲＡＭ等の記憶装置のアクセス規定を満足するリクエストバッファの優先順位が高くなるような優先順位制御を可能とすることを目的とする。
態様の一例では、演算処理装置と第１のメモリバンクに対応する第１及び第２のメモリバンクを有する記憶装置に接続されるとともに、前記演算処理装置から受信するメモリアクセス要求を前記の記憶装置に発行する記憶制御装置として実現され、以下の構成を有する。
第１の要求記憶部は、第１のメモリバンクに対するメモリアクセス要求を保持する。
第２の要求記憶部は、第２のメモリバンクに対するメモリアクセス要求を保持する。
デコード部は、演算処理装置から受信するメモリアクセス要求を、メモリアクセス要求に含まれるバンクアドレスに応じて、第１の要求記憶部又は第２の要求記憶部に振り分ける。
選択部は、第１の要求記憶部と第２の要求記憶部に接続され、第１の要求記憶部又は第２の要求記憶部に保持されるメモリアクセス要求を、選択信号に基づいて選択して出力する。
第１の判定回路は、第１の要求記憶部に保持されるメモリアクセス要求が、第１のメモリバンクに既に発行したメモリアクセス要求との関係により、第１のメモリバンクに発行できるか否かの第１の判定結果を出力する。
第２の判定回路は、第２の要求記憶部に保持されるメモリアクセス要求が、第２のメモリバンクに既に発行したメモリアクセス要求との関係により、第２のメモリバンクに発行できるか否かの第２の判定結果を出力する。
第３の判定回路は、選択回路が選択したメモリアクセス要求が、記憶装置に既に発行したメモリアクセス要求との関係により、記憶装置に発行できるか否かの第３の判定結果を出力する。
優先順位制御回路は、第１の判定回路と第２の判定回路に接続されるとともに、第１乃至第３の判定結果に基づいて、第１の判定回路に保持されるメモリアクセス要求又は第２の判定回路に保持されるメモリアクセス要求を選択する選択信号を出力する。
以上の構成により、既に発行したメモリアクセス要求の発行可否状況と各要求記憶部内のメモリアクセス要求の滞留状況とに基づいて、優先順位の遷移状態を動的に制御することが可能となり、記憶装置のアクセス規定に対応した優先順位の飛び越し制御が可能となる。この制御は、簡単な構成の判定回路と、簡単な構成の優先順位制御回路とによって実現することが可能である。
このようにして、記憶制御装置と記憶装置、又はこれらを結ぶバスを、効率的に使用す
ることが可能となる。
メモリ制御装置の実施形態を示す構成図である。 メモリ要求振分け回路の構成例を示す図である。 判定回路の構成例を示す図である。 メモリ要求発行可否信号生成部の構成例を示す図である。 優先度制御レジスタの動作説明図である。 優先度制御レジスタの回路構成例を示す図である。 本実施形態の動作フローチャートである。 本実施形態と対比される従来技術の動作フローチャートである。 本実施形態が適用されるコンピュータシステムの構成例を示す図である。
以下、開示の記憶制御装置及びその制御方法を実施するための形態について図面を参照しながら詳細に説明する。
図１は、メモリ制御装置の実施形態を示す構成図である。
メモリ制御装置１００は、１個以上のＣＰＵ１０７（＃０〜＃ｘ）又はＩＯ（入出力）装置１０８（＃０〜＃ｙ）と、１枚以上のＤＲＡＭモジュール１０９と接続する。
メモリ制御装置１００において、メモリ要求振分け回路１０１は、図２に示されるように、バンクアドレスデコード回路２０１を含む。このバンクアドレスデコード回路２０１は、図１のＣＰＵ１０７又はＩＯ装置１０８からＤＲＡＭモジュール１０９へのデータリードやデータライトのメモリ要求を受け取る。バンクアドレスデコード回路２０１は、メモリ要求から認識されるＤＲＡＭモジュール１０９を構成するＮ個のバンクに対応するバンクアドレスに従って、送出先をＮ個のリクエストバッファ（ＲＥＱ＿ＢＵＦ）１０２群から選択する。そして、バンクアドレスデコード回路２０１は、選択したＲＥＱ＿ＢＵＦ１０２に、メモリ要求をセットする。図１及び図２の例では、ＤＲＡＭモジュール１０９を構成するバンクは＃０〜＃３の４バンクから構成され（Ｎ＝４）、それに対応して、ＲＥＱ＿ＢＵＦ１０２も＃０〜＃３の４個が設置される。ＲＥＱ＿ＢＵＦ１０２は、例えばＦＩＦＯ（First In First Out：先入れ先出し）等のバッファ回路によって実現される。
セレクタ回路１０３は、メモリ要求が存在するＲＥＱ＿ＢＵＦ１０２のうち、優先度制御レジスタ１０４が示す優先順位が最も高いを選択する。
判定回路１０５（＃１）は、セレクタ回路１０３にて選択されたメモリ要求が発行可能であるか否かを、メモリ要求発行可否信号生成部１０６が生成するメモリ要求発行可否信号に基づいて検査する。そして、判定回路１０５（＃１）は、上記メモリ要求が発行可能であると判定した場合のみ、ＤＲＡＭモジュール１０９に対してセレクタ回路１０３にて選択されたメモリ要求を発行する。
判定回路１０５（＃１）は、例えば図３に示される回路で実現される。図３において、デコード部３０１は、セレクタ回路１０３にて選択されたメモリ要求をデコードする。この結果、デコード部３０１は、バンク＃０リード、バンク＃１リード、バンク＃２リード、バンク＃３リード、バンク＃０ライト、バンク＃１ライト、バンク＃２ライト、バンク＃３ライトのうちの１つの出力のみを“１”とし、他の出力は“０”とする。換言すると、デコード部３０１は、１ホット（１−ｈｏｔ）デコーダである。例えば、デコード部３０１は、メモリ要求がＤＲＡＭモジュール１０９のバンク＃０にアクセスするデータリード要求の命令である場合には、バンク＃０リードの出力のみを“１”とする。同様に、デコード部３０１は、メモリ要求がＤＲＡＭモジュール１０９のバンク＃０にアクセスするデータライト要求の命令である場合には、バンク＃０ライトの出力のみを“１”とする。
他のバンクについても同様である。
ＡＮＤ（論理積）回路３０２は、例えばバンク＃０リードとメモリ要求発行可否信号生成部１０６が出力するバンク＃０可を示すメモリ要求発行可否信号とのＡＮＤ論理を演算する。同様に、バンク＃１リードとバンク＃１リード可、バンク＃２リードとバンク＃２リード可、バンク＃３リードとバンク＃３リード可、バンク＃０ライトとバンク＃０ライト可、バンク＃１ライトとバンク＃１ライト可、バンク＃２ライトとバンク＃２ライト可、バンク＃３ライトとバンク＃３ライト可能の各ＡＮＤ論理が演算される。ＡＮＤ回路３０２からの各ＡＮＤ論理演算結果は、ＯＲ（論理和）回路３０３を介してメモリ要求発行可能信号を出力される。ＯＲ回路３０３は、すべてのＡＮＤ回路３０２の出力について、ＯＲ論理の演算を行う。図１の判定回路１０５は、このメモリ要求発行可能信号が出力された場合に、セレクタ回路１０３が選択したメモリ要求をＤＲＡＭモジュール１０９に対して発行する。例えば、メモリ要求がバンク＃０リードの命令であった場合において、メモリ要求発行可否信号生成部１０６がバンク＃０可を示すメモリ要求発行可否信号を出力していれば、メモリ要求発行可否信号が出力される。一方、メモリ要求がバンク＃０リードの命令であった場合において、メモリ要求発行可否信号生成部１０６がバンク＃０可を示すメモリ要求発行可否信号を出力していなければ、メモリ要求発行可否信号は出力されない。他のバンク及びデータライト要求の命令に関しても同様である。
図１に示される＃２〜＃５の判定回路１０５も、図３に例示される判定回路１０５（＃１）とほぼ同様の機能を有するが、それぞれ担当するバンクのメモリ要求のみを監視すればよい。例えば、判定回路１０５（＃２）は、ＲＥＱ＿ＢＵＦ１０２（＃０）からバンク＃０リード又はバンク＃０ライトが出力されるか否かを監視し、それぞれメモリ要求発行可否信号生成部１０６からバンク＃０リード可又はバンク＃０ライト可が入力している場合に、バンク＃０に関するメモリ要求発行可否信号を出力する。判定回路１０５（＃３）は、ＲＥＱ＿ＢＵＦ１０２（＃１）からバンク＃１リード又はバンク＃１ライトが出力されるか否かを監視し、それぞれメモリ要求発行可否信号生成部１０６からバンク＃１リード可又はバンク＃１ライト可が入力している場合に、バンク＃１に関するメモリ要求発行可否信号を出力する。判定回路１０５（＃４）は、ＲＥＱ＿ＢＵＦ１０２（＃２）からバンク＃２リード又はバンク＃２ライトが出力されるか否かを監視し、それぞれメモリ要求発行可否信号生成部１０６からバンク＃２リード可又はバンク＃２ライト可が入力している場合に、バンク＃２に関するメモリ要求発行可否信号を出力する。判定回路１０５（＃５）は、ＲＥＱ＿ＢＵＦ１０２（＃３）からバンク＃３リード又はバンク＃３ライトが出力されるか否かを監視し、それぞれメモリ要求発行可否信号生成部１０６からバンク＃３リード可又はバンク＃３ライト可が入力している場合に、バンク＃３に関するメモリ要求発行可否信号を出力する。
図１のメモリ要求発行可否信号生成部１０６は、例えば図４に示される回路で実現される。図４において、多段構成のフリップフロップ回路４０１は、発行済メモリアクセス情報（発行済みのメモリ要求）を順次保持する。フリップフロップ回路４０１の段数は、ＤＲＡＭモジュール１０９のアクセス規約を判定できる分の過去の発行済メモリアクセス情報の保持数に対応する。制御回路４０２は、フリップフロップ回路４０１に保持された発行済メモリアクセス情報群に基づいてＤＲＡＭモジュール１０９のアクセス規約を判定する。この結果、制御回路４０２は、バンク＃０リード可、バンク＃１リード可、バンク＃２リード可、バンク＃３リード可、バンク＃０ライト可、バンク＃１ライト可、バンク＃２ライト可、バンク＃３ライト可のメモリ要求発行可否信号を出力する。例えば、現在ＤＲＡＭモジュール１０９に対して発行されているメモリ要求がバンク＃０に対するデータリード要求である場合を考える。この場合、現在の命令実行サイクルから例えば７サイクル後にバンク＃０ライト可、バンク＃１ライト可、バンク＃２ライト可、バンク＃３ライト可の各メモリ要求発行可否信号が“１”となる。また、現在の命令実行サイクルから例えば２サイクル後にバンク＃１リード可、バンク＃２リード可、バンク＃３リード可の各メモリ要求発行可否信号が“１”となる。制御回路４０２は、このようなアクセス規則のアルゴリズムを実行する回路である。
図１の優先度制御レジスタ１０４は、＃１〜＃５の各判定回路１０５の出力に基づいて、以下に示されるように動作する。
まず、優先度制御レジスタ１０４は、判定回路１０５が、セレクタ回路１０３が選択したＲＥＱ＿ＢＵＦ１０２から読み出されたメモリ要求をＤＲＡＭモジュール１０９に発行した場合に、次の命令実行サイクルではそのＲＥＱ＿ＢＵＦ１０２の優先順位が最下位になるように内部の遷移状態を更新する。
また、優先度制御レジスタ１０４は、＃２〜＃５の何れかの判定回路１０５が＃０〜＃３の何れかのＲＥＱ＿ＢＵＦ１０２についてメモリ要求を発行可能と判定した場合に、そのＲＥＱ＿ＢＵＦ１０２の優先順位が高くなるように内部の遷移状態を更新する。
優先度制御レジスタ１０４は、図５に示されるように、その内部に優先度制御レジスタ＿０１、優先度制御レジスタ＿０２、優先度制御レジスタ＿０３、優先度制御レジスタ＿１２、優先度制御レジスタ＿１３、優先度制御レジスタ＿２３の６個の回路を有する。
優先度制御レジスタ＿０１は、ＲＥＱ＿ＢＵＦ１０２（＃０）とＲＥＱ＿ＢＵＦ１０２（＃１）の優先順位を保持する。図５に示されるように、優先度制御レジスタ＿０１が保持する値が“０”のときには、ＲＥＱ＿ＢＵＦ１０２（＃０）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃１）の優先順位よりも高いことを示す。優先度制御レジスタ＿０１が保持する値が“１”のときには、ＲＥＱ＿ＢＵＦ１０２（＃１）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃０）の優先順位よりも高いことを示す。
優先度制御レジスタ＿０２は、ＲＥＱ＿ＢＵＦ１０２（＃０）とＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位を保持する。図５に示されるように、優先度制御レジスタ＿０２が保持する値が“０”のときには、ＲＥＱ＿ＢＵＦ１０２（＃０）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位よりも高いことを示す。優先度制御レジスタ＿０２が保持する値が“１”のときには、ＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃０）の優先順位よりも高いことを示す。
優先度制御レジスタ＿０３は、ＲＥＱ＿ＢＵＦ１０２（＃０）とＲＥＱ＿ＢＵＦ１０２（＃３）の優先順位を保持する。図５に示されるように、優先度制御レジスタ＿０３が保持する値が“０”のときには、ＲＥＱ＿ＢＵＦ１０２（＃０）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃３）の優先順位よりも高いことを示す。優先度制御レジスタ＿０３が保持する値が“１”のときには、ＲＥＱ＿ＢＵＦ１０２（＃３）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃０）の優先順位よりも高いことを示す。
優先度制御レジスタ＿１２は、ＲＥＱ＿ＢＵＦ１０２（＃１）とＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位を保持する。図５に示されるように、優先度制御レジスタ＿１２が保持する値が“０”のときには、ＲＥＱ＿ＢＵＦ１０２（＃１）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位よりも高いことを示す。優先度制御レジスタ＿１２が保持する値が“１”のときには、ＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃１）の優先順位よりも高いことを示す。
優先度制御レジスタ＿１３は、ＲＥＱ＿ＢＵＦ１０２（＃１）とＲＥＱ＿ＢＵＦ１０２（＃３）の優先順位を保持する。図５に示されるように、優先度制御レジスタ＿１３が保持する値が“０”のときには、ＲＥＱ＿ＢＵＦ１０２（＃１）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃３）の優先順位よりも高いことを示す。優先度制御レジスタ＿１３が保持する値が“１”のときには、ＲＥＱ＿ＢＵＦ１０２（＃３）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃１）の優先順位よりも高いことを示す。
優先度制御レジスタ＿２３は、ＲＥＱ＿ＢＵＦ１０２（＃２）とＲＥＱ＿ＢＵＦ１０２（＃３）の優先順位を保持する。図５に示されるように、優先度制御レジスタ＿２３が保持する値が“０”のときには、ＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃３）の優先順位よりも高いことを示す。優先度制御レジスタ＿２３が保持する値が“１”のときには、ＲＥＱ＿ＢＵＦ１０２（＃３）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位よりも高いことを示す。
優先度制御レジスタ１０４は、上記６つの優先度制御レジスタにて得られる各優先順位を比較することにより優先順位が最も高いＲＥＱ＿ＢＵＦ１０２を決定し、その情報をセレクタ回路１０３に通知する。セレクタ回路１０３は、その通知されたＲＥＱ＿ＢＵＦ１０２から出力されるメモリ要求を選択する。
図６は、優先度制御レジスタ１０４を構成する優先度制御レジスタ＿０１、優先度制御レジスタ＿０２、優先度制御レジスタ＿０３、優先度制御レジスタ＿１２、優先度制御レジスタ＿１３、優先度制御レジスタ＿２３の各回路を実現する回路構成例を示す図である。ここで、１つの優先度制御レジスタを優先度制御レジスタ＿ｉｊとする。即ち、ｉｊの組合せは、（０１）、（０２）、（０３）、（１２）、（１３）及び（２３）である。図６は、優先度制御レジスタ＿ｉｊの実現例を示す図である。
図６において、ＯＲ回路６０１の第１の入力としては、図３の構成例を有する判定回路１０５（＃１）のバンク＃ｉリードが入力するＡＮＤ回路３０２の出力及びバンク＃ｉライトが入力するＡＮＤ回路３０２の出力をＯＲ演算して得られる出力が入力する。ＯＲ回路６０１の第２の入力としては、ＯＲ回路６０７の出力が入力する。
ＯＲ回路６０１の出力はＡＮＤ回路６０２の第１の入力とされる。ＡＮＤ回路６０２の第２の入力としては、図３の構成例を有する判定回路１０５（＃１）のバンク＃ｊリードが入力するＡＮＤ回路３０２の出力及びバンク＃ｊライトが入力するＡＮＤ回路３０２の出力をＯＲ演算して得られる出力の反転出力が入力する。
ＡＮＤ回路６０２の出力は、フリップフロップ回路６０３に入力する。
ＮＡＮＤ回路６０４の第１の入力としては、図３の構成例を有する判定回路１０５（＃ｉ＋２）のバンク＃ｉリードが入力するＡＮＤ回路３０２の出力及びバンク＃ｉライトが入力するＡＮＤ回路３０２の出力をＯＲ演算して得られる出力が入力する。ＮＡＮＤ（否定的論理積）回路６０４の第２の入力としては、図３の構成例を有する判定回路１０５（＃ｉ＋３）のバンク＃ｊリードが入力するＡＮＤ回路３０２の出力及びバンク＃ｊライトが入力するＡＮＤ回路３０２の出力をＯＲ演算して得られる出力の反転出力が入力する。
ＡＮＤ回路６０５の第１の入力としては、図３の構成例を有する判定回路１０５（＃ｉ＋２）のバンク＃ｉリードが入力するＡＮＤ回路３０２の出力及びバンク＃ｉライトが入力するＡＮＤ回路３０２の出力をＯＲ演算して得られる出力の反転出力が入力する。ＡＮＤ回路６０５の第２の入力としては、図３の構成例を有する判定回路１０５（＃ｉ＋３）のバンク＃ｊリードが入力するＡＮＤ回路３０２の出力及びバンク＃ｊライトが入力するＡＮＤ回路３０２の出力をＯＲ演算して得られる出力が入力する。
ＡＮＤ回路６０６の第１の入力としてはＮＡＮＤ回路６０４の出力が入力する。ＡＮＤ回路６０６の第２の入力としてはフリップフロップ回路６０３の出力が入力する。
ＯＲ回路６０７の第１の入力としてはＡＮＤ回路６０６の出力が入力する。ＯＲ回路６０７の第２の入力としてはＡＮＤ回路６０５の出力が入力する。ＯＲ回路６０７の出力は、ＯＲ回路６０１の第２の入力とされる。
フリップフロップ回路６０３の出力が、優先度制御レジスタ＿ｉｊの出力値となる。フリップフロップ回路６０３の出力値が“０”のときには、ＲＥＱ＿ＢＵＦ１０２（＃ｉ）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃ｊ）の優先順位よりも高いことを示す。フリップフロップ回路６０３の出力値が“１”のときには、ＲＥＱ＿ＢＵＦ１０２（＃ｊ）の優先順位がＲＥＱ＿ＢＵＦ１０２（＃ｉ）の優先順位よりも高いことを示す。
今、（ｉｊ）＝（０１）であるとする。そして、セレクタ回路１０３において、ＲＥＱ＿ＢＵＦ１０２（＃ｉ＝＃０）からのバンク＃０に対するメモリ要求が選択されており、判定回路１０５（＃１）からのバンク＃０に対応するＡＮＤ回路３０２（図３）の出力が“１”になっているとする。この結果、図６のＯＲ回路６０１の出力が“１”となる。この場合には、判定回路１０５（＃１）からの他のＲＥＱ＿ＢＵＦ１０２（＃ｊ＝＃１）に対応するＡＮＤ回路３０２の出力は“０”である。このため、ＡＮＤ回路６０２の出力が“１”となり、フリップフロップ回路６０３に“１”がセットされる。この結果、次以降の命令実行サイクルでは、優先度制御レジスタ＿０１の出力値は“１”となって、ＲＥＱ＿ＢＵＦ１０２（＃ｉ＝＃０）の優先順位はＲＥＱ＿ＢＵＦ１０２（＃ｊ＝＃１）の優先順位よりも下がる。ＲＥＱ＿ＢＵＦ１０２（＃ｉ＝＃０）が関わる他の優先度制御レジスタ＿ｉｊでも同様に動作して、結局、ＲＥＱ＿ＢＵＦ１０２（＃ｉ＝＃０）の優先順位は最も低くなる。
その後例えば、判定回路１０５（＃ｊ＋２＝＃３）においてＲＥＱ＿ＢＵＦ１０２（＃ｊ＝＃１）のメモリ要求が実行可能と判定されて、バンク＃１に対応するＡＮＤ回路３０２（図３）の出力が“１”になっているとする。一方、判定回路１０５（＃ｉ＋２＝＃２）においてＲＥＱ＿ＢＵＦ１０２（＃ｉ＝＃０）のメモリ要求は実行不可と判定されて、バンク＃０に対応するＡＮＤ回路３０２（図３）の出力は“０”になっているとする。この結果、ＡＮＤ回路６０５の出力が“１”となって、その値がＯＲ回路６０７及び６０１を介してＡＮＤ回路６０２に入力する。ここで、セレクタ回路１０３はＲＥＱ＿ＢＵＦ１０２（＃ｉ＝＃０）の出力を選択したままの状態となっていれば、判定回路１０５（＃１）からのＲＥＱ＿ＢＵＦ１０２（＃ｊ＝＃１）に対応するＡＮＤ回路３０２の出力は“０”のままである。この結果、ＡＮＤ回路６０２の出力が“１”となってフリップフロップ回路６０３の出力は“１”となる。従って、ＲＥＱ＿ＢＵＦ１０２（＃ｊ＝＃１）の優先順位が高くなる。ＲＥＱ＿ＢＵＦ１０２（＃ｊ＝＃１）が関わる他の優先度制御レジスタ＿ｉｊでも同様に動作して、結局、ＲＥＱ＿ＢＵＦ１０２（＃ｊ＝＃１）の優先順位は最も高くなる。このようにして、アクセス規定が判定された結果、実行可能と判定されたメモリ要求については、本実施形態の優先度制御レジスタ１０４によって、優先順位が高くなって該当するＲＥＱ＿ＢＵＦ１０２からのメモリ要求が早く選択されるように動作する。
一方例えば、ＲＥＱ＿ＢＵＦ１０２（＃０）からのメモリ要求の発行により優先度制御レジスタ＿０１にてフリップフロップ回路６０３の出力値が１となって、ＲＥＱ＿ＢＵＦ１０２（＃ｉ＝＃０）の優先順位が低い状態になった後、次のようなケースを考える。即ち、判定回路１０５（＃ｉ＋２＝＃２）においてＲＥＱ＿ＢＵＦ１０２（＃ｉ＝＃０）のメモリ要求が連続して実行可能（例えば同種命令）と判定されてバンク＃０に対応するＡＮＤ回路３０２（図３）の出力が“１”になっているとする。このとき、判定回路１０５（＃ｊ＋２＝＃３）においてＲＥＱ＿ＢＵＦ１０２（＃ｊ＝＃１）のメモリ要求は実行不可と判定されて、バンク＃１に対応するＡＮＤ回路３０２（図３）の出力は“０”になっているとする。この結果、ＮＡＮＤ回路６０４の出力が“０”となって、ＡＮＤ回路６０６の出力が“０”となる。一方、ＡＮＤ回路６０５の出力も“０”となる。この結果、ＯＲ回路６０７の出力が“０”となる。また、セレクタ回路１０３での選択状態の変化により、判定回路１０５（＃１）からのバンク＃０に対応するＡＮＤ回路３０２（図３）の出力は“０”に変化しているとする。これにより、ＯＲ回路６０１の出力が“０”となりＡＮＤ回路６０２の出力も“０”となる結果、フリップフロップ回路６０３の出力が“０”に変化する。このようにして、メモリ要求の発行により優先順位がいったん下がったＲＥＱ＿ＢＵＦ１０２（＃０）について、発行可能なメモリ要求があれば再び優先順位を上げるような動作が実行される。
このようにして、メモリ要求発行可否信号生成部１０６からのメモリ要求の発行可否状況と＃２〜＃５の各判定回路１０５からの各ＲＥＱ＿ＢＵＦ１０２内のメモリ要求の滞留状況に基づき、優先度制御レジスタ１０４内の各優先度制御レジスタ＿ｉｊの遷移状態が制御される。これにより、ＤＲＡＭモジュール１０９のアクセス規定に対応した優先順位の飛び越し制御が可能となる。この制御は、＃２〜＃５の簡単な構成の判定回路１０５と、図６に例示されるような簡単な構成の優先度制御レジスタ＿ｉｊとによって実現することが可能である。
以上の図１〜図６の構成を有するメモリ制御装置１００の実施例の具体的な動作について、以下に説明する。
ＲＥＱ＿ＢＵＦ１０２（＃０）にバンク＃０宛てのデータライト要求が１個、ＲＥＱ＿ＢＵＦ１０２（＃１）にバンク＃１宛てのデータリード要求が１個、ＲＥＱ＿ＢＵＦ１０２（＃２）にバンク＃２宛てのデータライト要求が１個保持されているとする。また、ＲＥＱ＿ＢＵＦ１０２（＃３）にはメモリ要求は保持されていないとする。また、優先順位の制御は、基本的にＬＲＵ（Least Recently Used）に従うとする。
今、優先度制御レジスタ１０４により、優先順位がＲＥＱ＿ＢＵＦ１０２（＃０）＞ＲＥＱ＿ＢＵＦ１０２（＃１）＞ＲＥＱ＿ＢＵＦ１０２（＃２）＞ＲＥＱ＿ＢＵＦ１０２（＃３）を示しているケースで説明する。
はじめに、セレクタ回路１０３は、優先度制御レジスタ１０４からＲＥＱ＿ＢＵＦ１０２（＃０）が通知されていることにより、優先順位が最も高いＲＥＱ＿ＢＵＦ１０２（＃０）から読み出されるバンク＃０宛てのデータライト要求を選択する。判定回路１０５（＃１）において、メモリ要求発行可否信号生成部１０６からのメモリ要求発行可否信号に基づいて、バンク＃０に対するデータライト要求が発行可能であると判定され、ＤＲＡＭモジュール１０９に上記メモリ要求が発行される。このとき優先度制御レジスタ１０４内の図６の構成例を有する各優先度制御レジスタ＿ｉｊに保持される値に対して論理演算を行うことにより、ＲＥＱ＿ＢＵＦ１０２（＃０）の優先順位を最低にする。この結果、優先順位が、ＲＥＱ＿ＢＵＦ１０２（＃１）＞ＲＥＱ＿ＢＵＦ１０２（＃２）＞ＲＥＱ＿ＢＵＦ１０２（＃３）＞ＲＥＱ＿ＢＵＦ１０２（＃０）に更新される。
次の命令実行サイクルにて、セレクタ回路１０３は、優先度制御レジスタ１０４からＲＥＱ＿ＢＵＦ１０２（＃１）が通知されていることにより、優先順位が最も高いＲＥＱ＿ＢＵＦ１０２（＃１）から読み出されるバンク＃１宛てのデータリード要求を選択する。この場合に通常は、ＤＲＡＭモジュール１０９では、データライト要求の発行後にデータリード要求が発行できるまでには、数サイクル（例えば７サイクル）の時間を空けなければならないアクセス規定が規定されている。このため、直前に発行されたバンク＃０宛てのデータライト要求が発行されてから例えば７サイクル間は、メモリ要求発行可否信号生成部１０６が出力するメモリ要求発行可否信号におけるバンク＃１リード可を示す情報（図４参照）が“０”であることより、判定回路１０５（＃３）の出力は“０”となる。一方、ＤＲＡＭモジュール１０９では、或るバンクへのデータライト要求の発行後、他のバンクへのデータライト要求は連続して発行できることが規定されている。このため、直前に発行されたバンク＃０宛てのデータライト要求が発行されてから２サイクル程度で、メモリ要求発行可否信号生成部１０６が出力するメモリ要求発行可否信号におけるバンク＃２ライト可を示す情報（図４参照）が“１”となって、判定回路１０５（＃４）の出力が“１”となる。この結果、優先度制御レジスタ１０４内の図６の構成を有する各優先度制御レジスタ＿ｉｊに保持される値に対して論理演算を行うことにより、ＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位を最高にされる。この結果、優先順位が、ＲＥＱ＿ＢＵＦ１０２（＃２）＞ＲＥＱ＿ＢＵＦ１０２（＃１）＞ＲＥＱ＿ＢＵＦ１０２（＃３）＞ＲＥＱ＿ＢＵＦ１０２（＃０）に更新される。
更に次の命令実行サイクルにて、セレクタ回路１０３は、優先度制御レジスタ１０４からＲＥＱ＿ＢＵＦ１０２（＃２）が通知されているため、優先順位が最も高いＲＥＱ＿ＢＵＦ１０２（＃２）から読み出されるバンク＃２宛てのデータライト要求を選択する。そして、メモリ要求発行可否信号生成部１０６が出力するメモリ要求発行可否信号におけるバンク＃２ライト可を示す情報（図４参照）が“１”であることより、判定回路１０５（＃１）から出力されるメモリ要求発行可能信号は“１”となる。この結果、ＤＲＡＭモジュール１０９にバンク＃２宛てのデータライト要求が発行される。その後、優先度制御レジスタ１０４での優先順位は、ＲＥＱ＿ＢＵＦ１０２（＃１）＞ＲＥＱ＿ＢＵＦ１０２（＃３）＞ＲＥＱ＿ＢＵＦ１０２（＃０）＞ＲＥＱ＿ＢＵＦ１０２（＃２）に更新される。
その後、セレクタ回路１０３はＲＥＱ＿ＢＵＦ１０２（＃１）を選択する。そして、判定回路１０５（＃１）は、メモリ要求発行可否信号生成部１０６が出力するメモリ要求発行可否信号におけるバンク＃１リード可を示す情報（図４参照）が“１”となって自身が出力するメモリ要求発行可能信号が“１”となるまで待つ。メモリ要求発行可能信号が“１”となったら、判定回路１０５（＃１）は、バンク＃１宛てのデータリード要求をＤＲＡＭモジュール１０９に発行する。その結果、優先度制御レジスタ１０４での優先順位は、ＲＥＱ＿ＢＵＦ１０２（＃３）＞ＲＥＱ＿ＢＵＦ１０２（＃０）＞ＲＥＱ＿ＢＵＦ１０２（＃２）＞ＲＥＱ＿ＢＵＦ１０２（＃１）に更新される。
以上の動作を、図７の動作タイミングチャートを用いた更に詳しく説明する。ここではデータライト要求の発行後にデータリード要求を発行可能となるまでの間隔を７サイクル、データライト要求の発行後にバンクの異なるデータライト要求を発行可能となるまでの間隔を２サイクルと仮定する。
図７（ｂ）〜（ｆ）中の「ｖａｌｉｄ」は、”１”のとき有効なリクエストが存在し、”０”のとき有効なリクエストが存在しない又は保持されているリクエストが無効であることを示す有効信号である。図７（ｂ）〜（ｆ）の＃１〜＃５の各判定回路１０５の出力において、それぞれに対応するＲＥＱ＿ＢＵＦ１０２からのメモリ要求を発行可能と判定したとき“○”、発行不可能と判定したときに”דとなる。
上述した実施形態によれば、サイクル番号１の命令実行サイクルで、セレクタ回路１０３はＲＥＱ＿ＢＵＦ１０２（＃０）を選択し、判定回路１０５（＃１）はＲＥＱ＿ＢＵＦ１０２（＃０）からのメモリ要求を発行可能と判定している（図７（ｂ）、（ｃ））。このため、判定回路１０５（＃１）は、サイクル番号２、３の各命令実行サイクルで、ＤＲＡＭモジュール１０９にバンク＃０宛てのデータライト要求を発行する（図７（ｍ））。
サイクル番号２の命令実行サイクルでは、優先制御レジスタ＿０１、優先制御レジスタ＿０２、優先制御レジスタ＿０３が”１”に更新され、ＲＥＱ＿ＢＵＦ１０２（＃０）の優先順位が一番低くなる。
サイクル番号３の命令実行サイクルでは、判定回路１０５（＃１）発行不可（図７（ｂ））、判定回路１０５（＃４）が発行可能（図７（ｅ））と判定される。このため、サイクル番号４で優先度制御レジスタ＿１２が”１”に更新され、ＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位が最も高くなる。
この結果、サイクル番号４の命令実行サイクルでは、セレクタ回路１０３は、ＲＥＱ＿ＢＵＦ１０２（＃２）からのメモリ要求を選択する。このメモリ要求は、判定回路１０５（＃１）で発行可能と判定される（図７（ｂ））。この結果、サイクル番号５，６の命令実行サイクルで、ＤＲＡＭモジュール１０９にバンク＃２宛てのデータライト要求が発行される（図７（ｍ））。
サイクル番号５では、優先度制御レジスタ＿０２、優先度制御レジスタ＿１２が”０”に、優先度制御レジスタ＿２３が”１”に更新され、ＲＥＱ＿ＢＵＦ１０２（＃２）の優先順位が最も低くなる。
サイクル番号５から１１までの命令実行サイクルにて、セレクタ回路１０３は、ＲＥＱ＿ＢＵＦ１０２（＃１）を選択する。そして、サイクル番号１１の命令実行サイクルで、判定回路１０５（＃１）が、ＲＥＱ＿ＢＵＦ１０２（＃１）からのメモリ要求を発行可能と判定する。このため、サイクル番号１２、１３の命令実行サイクルで、バンク＃１宛てのデータリード要求が発行される（図７（ｍ））。
そして、サイクル番号１２の命令実行サイクルで、優先度制御レジスタ＿０１が”０”、優先度制御レジスタ＿１２、優先度制御レジスタ＿１３が”１”に更新される。
上述の実施形態により、メモリ制御装置１００とＤＲＡＭモジュール１０９、又はこれらを結ぶバスを、効率的に使用することが可能となる。
図８は、メモリ制御装置がＤＲＡＭモジュール１０９のアクセス規定が考慮されない優先順位制御により制御される場合の動作を示す動作タイミングチャートである。図７で説明しように、バンク＃０宛てのデータライト要求の発行後に、ＲＥＱ＿ＢＵＦ１０２（＃２）内に２命令実行サイクル毎に実行可能となるバンク＃２宛てのデータリード要求が保持されている。しかし、図８では、バンク＃２宛てのデータリード要求が実行可能となるのは、バンク＃０宛てのデータライト要求の発行後７サイクル後となってしまう。これにより、本実施形態の優位性が明らかである。
図９は、図１の構成を有する実施形態を適用可能なコンピュータシステムの構成例を示す図である。図９において、ＣＭＵ（ＣＰＵ Ｍｅｍｏｒｙ Ｕｎｉｔ：ＣＰＵメモリユニット）と呼ばれる制御装置９０４内に、図１のメモリ制御装置１００に対応するＭＡＣ（Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ：メモリアクセスコントローラ）９０１が配置される。このＭＡＣ９０１が、ＣＰＵ９０２（図１のＣＰＵ１０７に対応）からＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）９０３（図１のＤＲＡＭモジュール１０９に対応）に発行されるメモリ要求の優先順位を制御する。また、ＭＡＣ９０１は、ＩＯ筐体９０７内の入出力装置（図１のＩＯ装置１０８に対応）からＩＯＵ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｕｎｉｔ：入出力ユニット）９０６、及びＢＰ（Ｂａｃｋ Ｐｌａｎｅ：バックプレーン）９０５を介して入力する、ＤＩＭＭ９０３に対するメモリ要求の優先順位も制御する。

Claims (10)

  1. 演算処理装置と第１のメモリバンクに対応する第１及び第２のメモリバンクを有する記憶装置に接続されるとともに、前記演算処理装置から受信するメモリアクセス要求を前記の記憶装置に発行する記憶制御装置において、
    前記第１のメモリバンクに対するメモリアクセス要求を保持する第１の要求記憶部と、
    前記第２のメモリバンクに対するメモリアクセス要求を保持する第２の要求記憶部と、
    前記演算処理装置から受信するメモリアクセス要求を、前記メモリアクセス要求に含まれるバンクアドレスに応じて、前記第１の要求記憶部又は前記第２の要求記憶部に振り分けるデコード部と、
    前記第１の要求記憶部と前記第２の要求記憶部に接続され、前記第１の要求記憶部又は前記第２の要求記憶部に保持されるメモリアクセス要求を、選択信号に基づいて選択して出力する選択部と、
    前記第１の要求記憶部に保持されるメモリアクセス要求が、前記第１のメモリバンクに既に発行したメモリアクセス要求との関係により、前記第１のメモリバンクに発行できるか否かの第１の判定結果を出力する第１の判定回路と、
    前記第２の要求記憶部に保持されるメモリアクセス要求が、前記第２のメモリバンクに既に発行したメモリアクセス要求との関係により、前記第２のメモリバンクに発行できるか否かの第２の判定結果を出力する第２の判定回路と、
    前記選択回路が選択したメモリアクセス要求が、前記記憶装置に既に発行したメモリアクセス要求との関係により、前記記憶装置に発行できるか否かの第３の判定結果を出力する第３の判定回路と、
    前記第１の判定回路と前記第２の判定回路に接続されるとともに、前記第１乃至第３の判定結果に基づいて、前記第１の判定回路に保持されるメモリアクセス要求又は前記第２の判定回路に保持されるメモリアクセス要求を選択する前記選択信号を出力する優先順位制御回路とを含むことを特徴とする記憶制御装置。
  2. 前記優先順位制御回路は、
    前記第１又は第２の要求記憶部のうち、最後に選択されたメモリアクセス要求に対するメモリアクセスが完了した場合には、前記最後に選択された要求記憶部に保持されるメモリアクセス要求の優先順位を下げるとともに、前記第１乃至第３の判定回路の何れかから前記第１乃至第３の判定結果が前記第１の記憶装置又は第２の記憶装置に発行できない旨の判定結果を受信した場合には、当該判定結果を出力した要求記憶部の優先順位を上げることを特徴とする請求項１記載の記憶制御装置。
  3. 前記記憶制御装置は更に、入出力制御装置に接続され、
    前記デコード部はさらに、記演算処理装置から受信するメモリアクセス要求に加えて、前記入出力制御装置から受信するメモリアクセス要求を、前記メモリアクセス要求に含まれるバンクアドレスに応じて、前記第１の要求記憶部又は前記第２の要求記憶部に振り分けることを特徴とする請求項１又は２記載の記憶制御装置。
  4. 前記第１及び第２の要求記憶部は、
    先入れ先出しバッファであることを特徴とする請求項１〜３の何れか１項に記載の記憶制御装置。
  5. 演算処理装置と、第１のメモリバンクに対応する第１及び第２のメモリバンクを有する記憶装置と、前記記憶装置に接続される記憶制御装置を有する情報処理装置において、
    前記制御装置は、
    前記第１のメモリバンクに対するメモリアクセス要求を保持する第１の要求記憶部と、
    前記第２のメモリバンクに対するメモリアクセス要求を保持する第２の要求記憶部と、
    前記演算処理装置から受信するメモリアクセス要求を、前記メモリアクセス要求に含まれるバンクアドレスに応じて、前記第１の要求記憶部又は前記第２の要求記憶部に振り分けるデコード部と、
    前記第１の要求記憶部と前記第２の要求記憶部に接続され、前記第１の要求記憶部又は前記第２の要求記憶部に保持されるメモリアクセス要求を、選択信号に基づいて選択して
    出力する選択部と、
    前記第１の要求記憶部に保持されるメモリアクセス要求が、前記第１のメモリバンクに既に発行したメモリアクセス要求との関係により、前記第１のメモリバンクに発行できるか否かの第１の判定結果を出力する第１の判定回路と、
    前記第２の要求記憶部に保持されるメモリアクセス要求が、前記第２のメモリバンクに既に発行したメモリアクセス要求との関係により、前記第２のメモリバンクに発行できるか否かの第２の判定結果を出力する第２の判定回路と、
    前記選択回路が選択したメモリアクセス要求が、前記記憶装置に既に発行したメモリアクセス要求との関係により、前記記憶装置に発行できるか否かの第３の判定結果を出力する第３の判定回路と、
    前記第１の判定回路と前記第２の判定回路に接続されるとともに、前記第１乃至第３の判定結果に基づいて、前記第１の判定回路に保持されるメモリアクセス要求又は前記第２の判定回路に保持されるメモリアクセス要求を選択する前記選択信号を出力する優先順位制御回路を含むことを特徴とする情報処理装置。
  6. 前記優先順位制御回路は、
    前記第１又は第２の要求記憶部のうち、最後に選択されたメモリアクセス要求に対するメモリアクセスが完了した場合には、前記最後に選択された要求記憶部に保持されるメモリアクセス要求の優先順位を下げるとともに、前記第１乃至第３の判定回路の何れかから前記第１乃至第３の判定結果が前記第１の記憶装置又は第２の記憶装置に発行できない旨の判定結果を受信した場合には、当該判定結果を出力した要求記憶部の優先順位を上げることを特徴とする請求項５記載の情報処理装置。
  7. 前記記憶制御装置はさらに、入出力制御装置に接続され、
    前記デコード部はさらに、記演算処理装置から受信するメモリアクセス要求に加えて、前記入出力制御装置から受信するメモリアクセス要求を、前記メモリアクセス要求に含まれるバンクアドレスに応じて、前記第１の要求記憶部又は前記第２の要求記憶部に振り分けることを特徴とする請求項５又は６記載の情報処理装置。
  8. 前記第１及び第２の要求記憶部は、
    先入れ先出しバッファであることを特徴とする請求項４〜７の何れか１項に記載の情報処理装置。
  9. 演算処理装置と第１のメモリバンクに対応する第１及び第２のメモリバンクを有する記憶装置に接続されるとともに、前記演算処理装置から受信するメモリアクセス要求を前記の記憶装置に発行する記憶制御装置の制御方法において、
    前記記憶制御装置が有する第１の要求記憶部が、前記第１のメモリバンクに対するメモリアクセス要求を保持するステップと、
    前記記憶制御装置が有する第２の要求記憶部が、前記第２のメモリバンクに対するメモリアクセス要求を保持するステップと、
    前記記憶制御装置が有するデコード部が、前記演算処理装置から受信するメモリアクセス要求を、前記メモリアクセス要求に含まれるバンクアドレスに応じて、前記第１の要求記憶部又は前記第２の要求記憶部に振り分けるステップと、
    前記記憶制御装置が有する選択部が、前記第１の要求記憶部と前記第２の要求記憶部に接続され、前記第１の要求記憶部又は前記第２の要求記憶部に保持されるメモリアクセス要求を、選択信号に基づいて選択して出力するステップと、
    前記記憶制御装置が有する第１の判定回路が、前記第１の要求記憶部に保持されるメモリアクセス要求が、前記第１のメモリバンクに既に発行したメモリアクセス要求との関係により、前記第１のメモリバンクに発行できるか否かの第１の判定結果を出力するステップと、
    前記記憶制御装置が有する第２の判定回路が、前記第２の要求記憶部に保持されるメモリアクセス要求が、前記第２のメモリバンクに既に発行したメモリアクセス要求との関係により、前記第２のメモリバンクに発行できるか否かの第２の判定結果を出力するステップと、
    前記記憶制御装置が有する第３の判定回路が、前記選択回路が選択したメモリアクセス要求が、前記記憶装置に既に発行したメモリアクセス要求との関係により、前記記憶装置に発行できるか否かの第３の判定結果を出力するステップと、
    前記記憶制御装置が有する優先順位制御回路が、前記第１の判定回路と前記第２の判定回路に接続されるとともに、前記第１乃至第３の判定結果に基づいて、前記第１の判定回路に保持されるメモリアクセス要求又は前記第２の判定回路に保持されるメモリアクセス要求を選択する前記選択信号を出力するステップを含むことを特徴とする記憶制御装置の制御方法。
  10. 前記優先順位制御回路は、
    前記第１又は第２の要求記憶部のうち、最後に選択されたメモリアクセス要求に対するメモリアクセスが完了した場合には、前記最後に選択された要求記憶部に保持されるメモリアクセス要求の優先順位を下げるとともに、前記第１乃至第３の判定回路のいずれかから前記第１乃至第３の判定結果が前記第１の記憶装置又は第２の記憶装置に発行できない旨の判定結果を受信した場合には、当該判定結果を出力した要求記憶部の優先順位を上げることを特徴とする請求項９記載の記憶制御装置の制御方法。
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