JPH01175064A - バスエラー検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マルチプロセッサシステムにおけるバスアク
セスの不良を検出するバスニラ−検出回路に関する。

（従来の技術） ・通常のマルチプロセッサシステムは、それぞれのマイ
クロプロセッサユニットの単位でバスエラー検出回路を
備え、共有するメモリへのアクセスの際に所定のバスロ
ック信号を出力する。そして、バスロック信号が所定の
時間以上に継続すると、そのプロセッサが有するバスエ
ラー検出回路が作用して、バスロック信号が解除される
。こうして、あるプロセッサが他のプロセッサからのア
クセスを禁止してバスを占有する方式のマルチプロセッ
サシステムでは、それぞれいずれかのプロセッサの故障
により生じるデッドロックを回避している。

（発明が解決しようとする問題点） マルチプロセッサシステムは、例えばロボットコントロ
ーラやＣＮＣ制御装置などに使用して、各軸の制御用プ
ロセッサが同一バスを介して共通のメモリにアクセスす
るように構成される。こうした場合に、それぞれのプロ
セッサにバスエラー検出回路が含まれていると、ＣＰＵ
チップの上でバスエラー検出回路の占める割合が大きく
なる。

このように従来のバスエラー検出回路は、マルチプロセ
ッサシステムを構成するうえでコスト的な問題となって
おり、またシステムに別の専用機能を付加しようとする
際の妨げにもなり、プリント基板の実装効率を低下させ
ている大きな原因にもなフていた。

本発明は、上記の点に鑑みてなされたもので、複数のプ
ロセッサに共通するカウンタを設けることで、プロセッ
サのバスアクセスの不良を検出できるようにしたバスエ
ラー検出回路を提供しようとするものである。

（問題点を解決するための手段） 本発明によれば、複数のプロセッサがバスロック信号に
よりバスを占有する際にそのバスアクセスを管理するバ
スエラー検出回路において、前記バスロック信号につい
ての基準時間に対応して桁上げパルスを出力するカウン
タ回路と、このカウンタ回路に前記プロセッサを順次選
択して接続するマルチプレクサと、このマルチプレクサ
と同期して前記カウンタ回路の桁上げパスルにより基準
時間を越えたことを検知し対応するプロセッサへバスロ
ック解除指令を送出するデコーダとを具備してなること
を特徴とするバスエラー検出回路を提供できる。

（作用） 本発明のバスエラー検出回路では、それぞれのプロセッ
サからのバスロック信号を順番に検出し、その時間を測
定し、エラーの判断を行ない、エラー検出の際には、各
プロセッサにバスアクセスを可能にすべく、バスロック
解除指令を送出している。

（実施例） 以下、本発明の一実施例を図面に従って詳細に説明する
。

第１図は、本発明の概略を示すブロック図である。３つ
のプロセッサ１〜３は、共通するバスアービトレーショ
ン（競合回避）回路４にバスロック信号を適宜に送出し
て、共通するバスへのアクセス権を占有する。バスアー
ビトレーション回路４には、各プロセッサ１〜３に共通
の基準時間が設定されたカウンタ５が接続される。この
カウンタ５により上記バスロック信号の継続時間を計測
し、それが基準時間を越えたとき、対応するプロセッサ
へのバスエラー信号を発生している。

第２図は、本発明の一実施例を示す構成説明図である。

プロセッサ１〜３は、例えばモトローラ社のＭＣ６８０
００シリーズのチップであり、バスロック信号としては
ＩＡＳを有し、それがアサートされることでバスロック
されるものである。これら＊Ａｓ信号は、反転して取り
出され、マルチプレクサ４１に供給されており、このマ
ルチプレクサ４１は所定のタイミングでプロセッサ選択
信号を発生する選択信号発生回路４２と接続されている
。５はクロックイネーブルＣＬＫＥとクロック端子とを
有するカウンタ回路である。このカウンタ回路５のＣＬ
ＫＥとプロセットイネーブルＰＥに、上記マルチプレク
サ４１からのＡｓ信号が供給され、所定のサイクルのク
ロックＣＬＫに同期して順番にプロセッサ１〜３のバス
ロックの時間を計測している。

ＴＣはキャリー出力であり、このカウンタ回路５で設定
された基準時間を越えて連続するＡｓ信号が計数された
とき、バスエラー信号をバス側に出力するとともに、基
準時間を越えたことを検知し対応するプロセッサへバス
ロック解除指令を送出するデコーダ４３に供給している
。ナントゲート４４には、上記バスエラー信号とＡｓ信
号とが入力されるとともに、その出力端子はカウンタ５
のクリア端子ＣＬＨに接続されている。また、上記Ａｓ
信号はカウンタ５のプリセットイネーブルＰＥと前記選
択信号発生回路４２とにも供給されている。つまり上記
デコーダ４３は、マルチプレクサ４１と同期するセレク
ト信号が選択信号発生回路４２から供給されることによ
り、前記カウンタ回路５のキャリー信号ＴＣの発生する
タイミングに基ツいて対応するプロセッサ１〜３へのバ
スエラー信号ＢＥＥＲ１〜３を発生している。

このように構成されるバスエラー検出回路では、複数の
プロセッサ１〜３のＩＡＳのうちから、マルチプレクサ
４１により順次特定のものを選択して、カウンタ回路５
に供給され、バスエラーの検出が行なわれる。第３図は
、３つのプロセッサの＊ＡＳとカウンタ回路５から検出
されるバスエラー信号との関係について説明するタイミ
ング図である。

第１のプロセッサ１からのバスロック信号が所定の時間
以上にアサートされ続けるとき、バスエラーが生じたも
のとみなすことができる。つまり、１つのカウンタ回路
５によりアサートされている時間が順次測定され、正常
にアクセス権が所定の時間で放棄されるかぎりは、Ａｓ
信号とＴＣが入力されるナントゲートの出力によりその
時点でカウンタ回路５はクリアされる。しかし、キャリ
ー信号ＴＣが発生した時には、データ転送アクルッジを
返すことなく　申ＡＳが継続してアサートされている。

そこで、デコーダ４３を選択信号発生回路４２によりコ
ントロールして、対応するプロセッサにバスエラー信号
を送出してバスロックを解除するよう指令する。

なお、２つのプロセッサがほぼ同時に中ＡＳをアサート
した場合には、カウンタ回路５ではまずどちらか一方に
ついて時間測定をし、それが終わった時点で残された◆
ＡＳがなおアサートされている場合にそれをカウントす
る。その場合には、実際のバスロックの時間よりみじか
い時間しか測定されないことになるが、仮りにそれがバ
スエラーを生じたプロセッサからの信号であったとして
も、選択信号発生回路４２から供給されるセレクト信号
がそのプロセッサを次に選択するまでアサートが続いて
いる限りでバスエラーの検出は行なわれる。

なお、上記実施例の説明が本発明装置の好ましい一例で
あって、本発明により、その精神と主旨とを逸脱しない
範囲で種々の変形と応用とが実施可能であることは、当
該分野の通常の技術を有する者であれば理解できよう。

つまり、上記実施例は、ＭＣａ８０００のプロセッサに
ついて説明しているが、どのようなプロセッサにおいて
も１、同様にバスエラーの検出を行なえることは明らか
である。

（発明の効果） 以上説明したように、本発明によれば、バスエラーの検
出に際して必要とするカウンタを１つにでき、マルチプ
ロセッサシステムを構成するうえでコストの削減を図る
ことができ、かつ実装効率のアップや高機能を付加する
ことが容易に可能になるバスエラー検出回路を提供でき
る。

【図面の簡単な説明】

第１図は、本発明の概略構成を示すブロック図、第２図
は、本発明の一実施例を示すブロック図、第３図は、同
実施例の動作を示すタイミング図である。 １〜３・・・プロセッサ、４・・・バスアービトレーシ
ョン回路、５・・・カウンタ。 特許出願人　ファナック株式会社 代　理　人　弁理士　辻　　　實 第１図

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサがバスロック信号によりバスを占有す
   る際にそのバスアクセスを管理するバスエラー検出回路
   において、前記バスロック信号についての基準時間に対
   応して桁上げパルスを出力するカウンタ回路と、このカ
   ウンタ回路に前記プロセッサを順次選択して接続するマ
   ルチプレクサと、このマルチプレクサと同期して前記カ
   ウンタ回路の桁上げパルスにより基準時間を越えたこと
   を検知し対応するプロセッサへバスロック解除指令を送
   出するデコーダとを具備してなることを特徴とするバス
   エラー検出回路。