JPS61282958A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はマイクロコンビエータ忙関し、特に外部接続さ
れた表示用ＲＡＭをアクセスして表示装置を制御する表
示コントローラを内蔵したマイクロコンビエータに関す
る。

（ロ）従来の技術 一般に１ＣＲＴデイスプレイや液晶ドツトマトリクスデ
ィスプレイを用いて表示を行う場合、画面に表示される
文字あるいは図形等のデータを一画面分記憶するディス
プレイメモリ（リフレッシュメモリ）、該ディスプレイ
メモリをアクセスしてデータを取り込みＣＲＴディスプ
レイや液晶ドツトマトリクスディスプレイを制御する表
示コントローラ、及び、画面を変更するためにディスプ
レイメモリをアクセスするマイクロコンピュータが使用
される。例えば、液晶ドツトマトリクスディスプレイを
用いた従来のシステムは、第３図に示される如く構成さ
れる。液晶ドツトマトリクスディスプレイ（１）のＸ細
電極及びＹ細電極には各々液晶を駆動するドライバー回
路（２３（３）が設けられ、各ドライバー回路（２＋（
３）は表示コントローラ（４）によって制御される。表
示コントローラ（４）は液晶ドツトマトリクスディスプ
レイ（１）の一画面分の表示データを記憶するディスプ
レイメモリ（５）のアドレスを順次指定し、読み出され
た表示データに基いたデータを各ドライバー回路（２＋
（３１に印加する。また、ＣＰＵ（６１は、画面の変更
を行うためにディスプレイメモリ（５）をアクセスし、
一画面分の表示データを書き替える動作を行う。このよ
うなディスプレイシステムは特開昭５９−１９５２７８
号公報にも記載されている。

（／ｊ　発明が解決しようとする問題点ところが、第３
図に示されたディスプレイシステムでは、表示コントロ
ーラ（４）とＣＰＵ（６）とは独立して動作しており、
表示コントローラ（４）がディスプレイメモ月５）をア
クセスするタイミングとＣＰＵ（６）がディスプレイメ
モリ（５）をアクセスするタイミングの競合問題が発生
する。この競合問題を解決する方法は２通りある。１つ
の方法は、ＣＰＵ（６）がディスプレイメモリ（５）を
アクセスする際、表示コントローラ（４）をディスプレ
イメモ１月５）から切り離しアクセスを停止させる場合
、あるいは、表示コントローラ（４）がディスプレイメ
モリ（５）をアクセスする間隔の空時間にＣＰＵ（６）
がディスプレイメモ１月５）をアクセスする場合である
が、前者の場合には、表示コントローラ（４）のアクセ
スが途中で中断するため画面上に縞やチラつきが現われ
る欠点があり、また、後者の場合にはＣＰＵ（６１のア
クセスの頻度が著しく制約されることになり、更に、表
示コントローラ（４）がアクセス中であるか否かを判別
しなければならないため、ＣＰＵ（６）のプログラムが
複雑となる。他の方法は、ディスプレイメモリ（５）を
ＣＰＵ（６１のメモリ空間の一部とし、表示コントロー
ラ（４）がディスプレイメモリ（５）をアクセスする場
合にはＣＰＵ（６）に割込み要求をする方法であるが、
この場合には、画面が頻繁にリフレッシ為されなければ
ならないことを考えると、ＣＰｔＬｔ６）の処理速度が
遅くなりスループットが低下する不都合がある。

に）問題点を解決するだめの手段 本発明は、上述した点に鑑みて為されたものであり、発
振回路と、該発振回路からの出力を入力し複数のタイミ
ング信号を作成するタイミングジェネレータと、ＲＡＭ
−ＲＯＭ−ＡＬＵ　＠ＲＡＭアドレスレジスタ等を内蔵
し複数のタイミング信号に基いて動作するＣＰＵ回路と
、ＣＰＵ回路ブロックと同じタイミング信号で動作し外
部接続された表示装置を制御する表示コントローラ回路
ブロックと、ＣＰＵ回路からのアドレスデータと表示コ
ントローラ回路からのアドレスデータとが印加すれ、Ｃ
ＰＵ回路の１マシンサイクルの前半及び後半の所定タイ
ミングでこれらのアドレスデータな切り換えて外部接続
された表示用メモリに印加する入出力ポート制御回路と
をワンチップ上に集積したものである。

（ホ）作用 上述した手段によれば、例えばＣＰＵ回路が１１シンサ
イクルの前半のタイミングで命令コードの読み取りを行
い後半のタイミングで命令の実行（ＲＡＭのアクセス等
）を行う場合、入出力ポート制御回路は、前半のタイミ
ングで表示コントローラ回路からのアドレスデータな外
部接続された表示用メモリに印加し、後半のタイミング
でＣＰＵ回路からのアドレスデータな外部接続された表
示用メモリに印加することにより、ＣＰＵ回路からのア
クセスと表示コントローラからのアクセスとが競合する
ことなく１マシンサイクル内に為されるのである。

（へ）実施例 第１図は本発明の実施例を示すブロック図であり、ディ
スプレイには液晶ドツトマトリクスディスプレイ（７）
が用いられた場合である。液晶ドツトマトリクスディス
プレイ（７）のＸ細電極及びＹ細電極には各々液晶をダ
イナミック駆動するためのドライバー回路（８１（９７
が接続される。

マイクロコンピュータ酸は、発振回路ｅｌｌ）、タイミ
ングジェネレータ醤、ＣＰＵ回路α３、表示コントロー
ラ回路Ｉ、及び、入出力ポート制御回路（１！１９から
構成され、表示コントローラ回路側から導出された出力
ポートαｅＱ７）　Ｋはドライバー回路＋８）＋９）が
接続され、また、入出力ポート制御回路（１５）から導
出された入出力ポートＱ８１ＱＩにはディスプレイメモ
リ（イ）が接続される。発振回路α】）は外部接続され
た水晶振動子あるいは抵抗及びコンデンサにより基準ク
ロック信号ＣＬを発生し、タイミングジェネレータｕカ
は基準クロック信号ＣＬに基いてＣＰＵ回路Ｃ１３及び
表示コントローラ回路α滲の動作を制御する複数のタイ
ミング信号Ｔを作成する。このタイミング信号Ｔの周期
、即ち、ＣＰＵ回路Ｃ１３１の１マシンサイクルは、第
２図（ａｔ　（ｂｌに示す如＜、Ｔ。

〜Ｔ’ｔｔの１２タイミングから構成される。ＣＰＵ回
路αりは、ＲＯＭ（２１）、ＲＡＭ（２’Ｊ、ＡＬＵ（
ハ）、ＲＡＭアドレスレジスタ３４等を内蔵し、ＲＡＭ
アドレスレジスタ（ハ）は入出力ポート制御回路＜１５
１に接続され、更に、ＣＰＵ回路０３のデータバスＤＢ
は入出力ポート制御回路ａ５１に接続される。このＣＰ
Ｕ回路（１阻ま、１マシンサイクルの前半Ｔ、〜Ｔ６の
タイミングでＲＯＭ＋２１１に記憶された命令コードを
読み出し、後半のＴ、〜Ｔ１！　　のタイミングで読み
出された命令の実行を行うものである。従って、前半の
Ｔ、〜Ｔ、のタイミングではＣＰＵ回路ａ３はディスプ
レイメモリ（イ）のアクセスを行わず、ディスプレイメ
モリ（イ）は空いていることになり、後半のＴ？〜Ｔ、
のタイミングでＣＰＵ回路（１３がディスプレイメモリ
■のアクセスをすることＫなる。

一方、表示コントローラ回路α４１＆ｔＣＰＵ回路α３
と同期したタイミング信号Ｔで動作し、表示に必要な制
御信号あるいは表示データ等は出力ポート＋１６１（１
７）を介してドライバー回路（８）（９１に供給される
。

また、表示コントローラ回路α４１に内蔵されたディス
プレイメモリ■のアドレス指定するアドレスレジスタ（
至）は、入出力ポート制御回路０５に接続され、表示コ
ントローラ回路Ｉのデータ人力ＤＩＮ入出力ポート制御
回路ａりに接続される。この表示コントローラ回路（１
４１＆！、１マシンサイクルの後半のＴ。

〜Ｔ□のタイミングでディスプレイメモリ■をアクセス
し、その読み出された表示データに基いてドライバー回
路（８１（９）を駆動する。

また、入出力ポート制御回路ａ＄は、ディスプレイメモ
リ■が接続された例えば８ビツトの入出力ポートαＢ翰
を制御するものであり、タイミングジェネレータ圓から
印加されるタイミング信号Ｔに基いて、ＣＰＵ回路ｕ３
のＲＡＭアドレスレジスタ（財）からのアドレスデータ
と表示コントローラ回路α滲のアドレスレジスタ器から
のアドレスデータとを切り替えて入出力ポートα■９か
ら出力すると共に、ディスプレイメモリ■とのデータ送
受のために入出力ポート０をＣＰＵ回路αＪのデータバ
スＤＢＫ接続するか、あるいはディスプレイメそり翰か
ら読み出されたデータを表示コントローラ回路α（イ）
Ｋ供給するために入出力ポートα■を表示コントローラ
回路α−のデータ人力ＤＩＮに接続するかを切り替える
。また、入出力ポート制御回路α５１Ｇ言、ＣＰＵ回路
（１３及び表示コントローラ回路ａ４から入力される制
御信号Ｃｍｏｗ、Ｄ鳳ｋに基いて、出力ポート（ハ）＠
弼からアドレスイネーブル信号ＡＬＥ。

読み出し制御信号ＲＤ、及び、書き込み制御信号ＷＴを
ディスプレイメモリ（２Ｇに出力する。

具体的な動作を第２図（ａｔ（ｂｌを参照して説明する
。

第２図（ａｌはＣＰＵ回路ａ９がディスプレイメモリ■
のデータを読み出す場合であり、第２図（ｂ）はＣＰＵ
回路０がディスプレイメモリ（至）にデータを書き込む
場合である。

第２図（ａｔ　Ｋよれば、１マシンサイクルの前半のタ
イミングＴ、に於いて、入出力ポート制御回路ａＳは入
出力ポート（１８ｃ１９を表示コントローラ回路α滲の
アドレスレジスタ（ハ）に接続し、入出力ポートａｌに
下位８ビツトのアドレスＡ　ｏ　”＝　Ａ　、を送出し
、入出カポ−）（１８）に上位８ビツトのアドレスＡ、
〜Ａ。

を送出する。そして、タイミングＴ４〜Ｔ、の期間、ア
ドレスイネーブル信号ＡＬＥを′０”とし、タイミング
Ｔ、〜Ｔ、の期間、読み出し制御信号ＲＤをＯ”とする
と共に、タイミングＴａ　Ｋ於いて、入出カポ−Ｈ’ｌ
を表示コントローラ回路α４のデータ人力ＤＩＮに接続
することにより、ディスプレイメモリ（イ）から読み出
されたデータが表示コントローラ回路αａに印加される
。一方、１マシンサイクルの後半にＣＰＵ回路０でディ
スプレイメモリ□□□の操作命令が実行されると、入出
力ポート制御回路α１はタイミングＴ、に於いて入出力
ポートＱｌ■をＣＰＵ回路α３のＲＡＭアドレスレジス
タ１２４）Ｋ接続し、１６ビツトのアドレスデータＡ０
〜Ａ４を２分割して送出する。そして、タイミングＴＩ
Ｏでアドレスイネーブル信号ＡＬＥをｌＯ”とし、タイ
ミングＴ■〜ＴＩ！の期間読み出し信号ＲＤを′０”と
すると共に１タイミングＴ、！に於いて、入出カポ−）
ＨをＣＰＵ回路α３のデータバスＤＢＫ接続することＫ
より、ディスプレイメそり＠から読み出されたデータが
データバスＤＢを介シテＣＰＵ回路賭に取り込まれる。

また、第２図（ｂｌ　Ｋ於いて、１マシンサイクルの前
半は第２図（ａｌと全く同様の動作により、表示コント
ローラ回路（１４がディスプレイメモリ（イ）をアクセ
スしてデータを読み出す。一方、１マシンサイクルの後
半に於いては、タイミングＴ、に於いて入出カポ−）Ｑ
８１翰がＣＰＵ回路（１３１のＲＡＭアドレスレジスタ
（財）Ｋ接続されてアドレスデータＡ０〜Ａ４が送出さ
れる。タイミングＴ１ｏでは入出カポ−）（１９がＣＰ
Ｕ回路Ｃ１３のデータバスＤＢに接続され、ＣＰＵ回路
（１３からデータが送出される。また、タイミング’Ｉ
’ｌｌ〜Ｔ１１の期間に書き込み制御信号Ｗ玉が６０”
となることにより、入出力ポート（ｌＩから送出された
データがディスプレイメモリ■に書き込まれる。

このように、ＣＰＵ回路０の１マシンサイクルの前半、
即ち、命令コードを読み出すタイミング期間中Ｋ、表示
コントローラＩがディスプレイメモリ■のアクセスを実
施し、１マシンサイクルの後半のタイミング期間中にＣ
ＰＵ回路αりが、その前半に読み出された命令に基いて
、ディスプレイメモリ■のアクセスを実行する。

（ト）　　発明の効果 上述の如く、本発明によれば、ＣＰＵ回路の１マシンサ
イクル中にＣＰＵ回路と表示コントローラ回路によるデ
ィスプレイメモリのアクセスが分割して実施されるため
、アクセスの競合が根本的に無くなるので、画面のチラ
つきやＣＰＵ回路のスループットの低下が防止できる利
点を有する。

更に、ＣＰＵ回路と表示コントローラ回路とがワンチッ
プ上に設けられるため、表示装置の制御用マイクロコン
ピュータとしての機能が向上し、使用し易いマイクロコ
ンビエータが得られる利点を有する。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図（ａ
ｔ　（ｂｌは第１図に示された実施例の動作を示すタイ
ミング図、第３図は従来例を示すブロック図である。 主な図番の説明 （力・・・液晶ドツトマトリクスディスプレイ、＋８１
（９１・・・ドライバー回路二　〇〇・・・マイクロコ
ンピュータ、　（１１）・・・発振回路、　αり・・・
タイミングジェネレータ、　１１３１・・・ＣＰＵ回路
、　　＋１４１・・・表示コントローラ回路、　０９・
・・入出力ポート制御回路、　噛・・・ディスプレイメ
モリ。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　静　夫 第１１２１

Claims (1)

【特許請求の範囲】
1. １、発振回路と、該発振回路からの出力を入力し複数の
   タイミング信号を作成するタイミングジェネレータと、
   ＲＡＭ・ＲＯＭ・ＡＬＵ・ＲＡＭアドレスレジスタ等を
   内蔵し前記タイミング信号に基いて動作するＣＰＵ回路
   ブロックと、外部接続された表示用メモリーをアクセス
   するアドレスレジスタを内蔵し外部接続された表示装置
   を制御する表示コントローラ回路ブロックと、前記ＣＰ
   Ｕ回路ブロックからのアドレスデータと前記表示コント
   ローラ回路ブロックからのアドレスデータとが印加され
   、該データを前記ＣＰＵ回路ブロックの１マシンサイク
   ルの前半及び後半の所定タイミングで切換えて外部接続
   された表示用メモリーに印加する入出力ポート制御回路
   とをワンチップ上に集積したことを特徴とするマイクロ
   コンピュータ。