JPH0535232A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH0535232A JPH0535232A JP3309059A JP30905991A JPH0535232A JP H0535232 A JPH0535232 A JP H0535232A JP 3309059 A JP3309059 A JP 3309059A JP 30905991 A JP30905991 A JP 30905991A JP H0535232 A JPH0535232 A JP H0535232A
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- cpu
- memory
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 ＤＭＡが行われるビデオＲＡＭに対して、Ｃ
ＰＵが表示タイミングを意識する必要がないとともに、
上記ビデオＲＡＭの最小アクセスタイムで上記ＣＰＵの
アクセスを行う。 【構成】 表示用クロックＤＳＣＫの複数サイクル期間
を分割した複数の期間のうち、ビデオＲＡＭ２からビデ
オデータが表示用として読み出される所定の期間に３１
進カウンタ１２および２０４進カウンタ１３から出力さ
れる表示アドレス信号をビデオＲＡＭ２に供給するとと
もに、上記所定の期間以外の期間にＣＰＵ１から出力さ
れるアドレス信号をビデオＲＡＭ２に供給してＣＰＵ１
から出力されるビデオデータをビデオＲＡＭ２に書き込
みまたはビデオＲＡＭ２からビデオデータを読み出して
ＣＰＵ１に取り込むように制御している。
ＰＵが表示タイミングを意識する必要がないとともに、
上記ビデオＲＡＭの最小アクセスタイムで上記ＣＰＵの
アクセスを行う。 【構成】 表示用クロックＤＳＣＫの複数サイクル期間
を分割した複数の期間のうち、ビデオＲＡＭ２からビデ
オデータが表示用として読み出される所定の期間に３１
進カウンタ１２および２０４進カウンタ１３から出力さ
れる表示アドレス信号をビデオＲＡＭ２に供給するとと
もに、上記所定の期間以外の期間にＣＰＵ１から出力さ
れるアドレス信号をビデオＲＡＭ２に供給してＣＰＵ１
から出力されるビデオデータをビデオＲＡＭ２に書き込
みまたはビデオＲＡＭ２からビデオデータを読み出して
ＣＰＵ１に取り込むように制御している。
Description
【０００１】
【産業上の利用分野】この発明は、テレテキスト，ビデ
オテックス，パーソナルコンピュータなどに使用される
ビデオＲＡＭ等のメモリ制御装置に関する。
オテックス，パーソナルコンピュータなどに使用される
ビデオＲＡＭ等のメモリ制御装置に関する。
【０００２】
【従来の技術】いわゆるビデオＲＡＭは、表示系と、Ｃ
ＰＵとの両者によりデータのアクセスが行われるが、表
示系のクロックと、ＣＰＵのクロックとが非同期の場
合、ＣＰＵが表示タイミングに関係なくビデオＲＡＭを
アクセスすると、表示に関するアドレスが強制的にＣＰ
Ｕのアクセスするアドレスに変化し、その期間、本来の
表示データをアクセスできなくなるので、表示画面にノ
イズを生じてしまう。このため、一般には、ＣＰＵのア
クセスは垂直及び水平ブランキング期間に行うようにし
ている。
ＰＵとの両者によりデータのアクセスが行われるが、表
示系のクロックと、ＣＰＵのクロックとが非同期の場
合、ＣＰＵが表示タイミングに関係なくビデオＲＡＭを
アクセスすると、表示に関するアドレスが強制的にＣＰ
Ｕのアクセスするアドレスに変化し、その期間、本来の
表示データをアクセスできなくなるので、表示画面にノ
イズを生じてしまう。このため、一般には、ＣＰＵのア
クセスは垂直及び水平ブランキング期間に行うようにし
ている。
【０００３】しかし、このようにすると、ＣＰＵがビデ
オＲＡＭをアクセスする場合、常に表示系のタイミング
を意識しなければならず、しかも、一部の期間しかビデ
オＲＡＭをアクセスできないので、アクセスに必要とす
る時間が長くなり、また、その処理も複雑になってしま
う。
オＲＡＭをアクセスする場合、常に表示系のタイミング
を意識しなければならず、しかも、一部の期間しかビデ
オＲＡＭをアクセスできないので、アクセスに必要とす
る時間が長くなり、また、その処理も複雑になってしま
う。
【０００４】そこで、表示のためのアクセス期間に時分
割でＣＰＵのアクセス期間を割り当てると共に、このＣ
ＰＵのアクセス期間になるまで、ＣＰＵにウエイトをか
け、表示タイミングに関係なくＣＰＵがアクセスできる
ようにした方法が考えられている。
割でＣＰＵのアクセス期間を割り当てると共に、このＣ
ＰＵのアクセス期間になるまで、ＣＰＵにウエイトをか
け、表示タイミングに関係なくＣＰＵがアクセスできる
ようにした方法が考えられている。
【０００５】
【発明が解決しようとする課題】しかしながら、この方
法では、表示系のクロックとＣＰＵのクロックとが非同
期のとき、ＣＰＵがウエイト信号を受け付けるタイミン
グが毎回異なってしまい、このため、ビデオＲＡＭの最
小アクセスタイムよりも多くの時間をＣＰＵに割り当て
る必要を生じてしまい、アクセスタイムを有効に用いる
ことができない。
法では、表示系のクロックとＣＰＵのクロックとが非同
期のとき、ＣＰＵがウエイト信号を受け付けるタイミン
グが毎回異なってしまい、このため、ビデオＲＡＭの最
小アクセスタイムよりも多くの時間をＣＰＵに割り当て
る必要を生じてしまい、アクセスタイムを有効に用いる
ことができない。
【０００６】この発明は、このような課題に鑑みてなさ
れたものであり、ＤＭＡ(Direct Memory Access)が行わ
れるビデオＲＡＭに対して、ＣＰＵが表示タイミングを
意識する必要がないと共に、ビデオＲＡＭの最小アクセ
スタイムでＣＰＵのアクセスができるメモリ制御装置を
提供することを目的とする。
れたものであり、ＤＭＡ(Direct Memory Access)が行わ
れるビデオＲＡＭに対して、ＣＰＵが表示タイミングを
意識する必要がないと共に、ビデオＲＡＭの最小アクセ
スタイムでＣＰＵのアクセスができるメモリ制御装置を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明メモリ制御装置
は、例えば、図１および図５に示すように、表示用クロ
ックＤＳＣＫを含む所定のタイミング信号Ｐｈ，Ｐｖに
基づいて表示アドレス信号を発生する表示アドレス発生
回路１２，１３と、ビデオデータを記憶するメモリ２
と、メモリ２に書き込むためのビデオデータを出力しま
たはメモリ２からビデオデータを読み出して取り込むＣ
ＰＵ１と、このＣＰＵ１から出力されるアドレス信号と
表示アドレス発生回路１２，１３から出力される表示ア
ドレス信号とを選択的にメモリ２に供給するアドレス選
択回路１６と、表示用クロックＤＳＣＫの複数サイクル
期間を分割した複数の期間（τ1 〜τ4 ）のうち、メモ
リ２から出力される単位量のビデオデータが表示用とし
て読み出される所定の期間τ4 を決定する表示用リード
信号／ＤＳＲＤ（符号／ＤＳＲＤのうち、記号「／」は
反転を示す。）を形成してメモリ２に出力する形成回路
１４と、上記単位量のビデオデータが表示用として読み
出される所定の期間τ4 に表示アドレス発生回路１２，
１３から出力される表示アドレス信号をメモリ２に供給
するとともに、所定の期間τ4 以外の期間（τ1 〜
τ3 ）にＣＰＵ１から出力される上記アドレス信号をメ
モリ２に供給してＣＰＵ１から出力されるビデオデータ
をメモリ２に書き込みまたはメモリ２からビデオデータ
を読み出してＣＰＵ１に取り込むように制御する制御回
路とを備えるものである。
は、例えば、図１および図５に示すように、表示用クロ
ックＤＳＣＫを含む所定のタイミング信号Ｐｈ，Ｐｖに
基づいて表示アドレス信号を発生する表示アドレス発生
回路１２，１３と、ビデオデータを記憶するメモリ２
と、メモリ２に書き込むためのビデオデータを出力しま
たはメモリ２からビデオデータを読み出して取り込むＣ
ＰＵ１と、このＣＰＵ１から出力されるアドレス信号と
表示アドレス発生回路１２，１３から出力される表示ア
ドレス信号とを選択的にメモリ２に供給するアドレス選
択回路１６と、表示用クロックＤＳＣＫの複数サイクル
期間を分割した複数の期間（τ1 〜τ4 ）のうち、メモ
リ２から出力される単位量のビデオデータが表示用とし
て読み出される所定の期間τ4 を決定する表示用リード
信号／ＤＳＲＤ（符号／ＤＳＲＤのうち、記号「／」は
反転を示す。）を形成してメモリ２に出力する形成回路
１４と、上記単位量のビデオデータが表示用として読み
出される所定の期間τ4 に表示アドレス発生回路１２，
１３から出力される表示アドレス信号をメモリ２に供給
するとともに、所定の期間τ4 以外の期間（τ1 〜
τ3 ）にＣＰＵ１から出力される上記アドレス信号をメ
モリ２に供給してＣＰＵ１から出力されるビデオデータ
をメモリ２に書き込みまたはメモリ２からビデオデータ
を読み出してＣＰＵ１に取り込むように制御する制御回
路とを備えるものである。
【０００８】
【作用】本発明メモリ制御装置によれば、表示用クロッ
クＤＳＣＫの複数サイクル期間を分割した複数の期間
（τ1 〜τ4 ）のうち、メモリ２から単位量のビデオデ
ータが表示用として読み出される所定の期間τ4に表示
アドレス発生回路１２，１３から出力される表示アドレ
ス信号をメモリ２に供給するとともに、所定の期間τ4
以外の期間（τ1 〜τ3 ）にＣＰＵ１から出力される上
記アドレス信号をメモリ２に供給してＣＰＵ１から出力
されるビデオデータをメモリ２に書き込みまたはメモリ
２からビデオデータを読み出してＣＰＵ１に取り込むよ
うに制御している。このため、ＣＰＵ１が表示タイミン
グを意識する必要がないとともに、メモリ２の最小アク
セスタイムでＣＰＵ１のアクセスができる。
クＤＳＣＫの複数サイクル期間を分割した複数の期間
（τ1 〜τ4 ）のうち、メモリ２から単位量のビデオデ
ータが表示用として読み出される所定の期間τ4に表示
アドレス発生回路１２，１３から出力される表示アドレ
ス信号をメモリ２に供給するとともに、所定の期間τ4
以外の期間（τ1 〜τ3 ）にＣＰＵ１から出力される上
記アドレス信号をメモリ２に供給してＣＰＵ１から出力
されるビデオデータをメモリ２に書き込みまたはメモリ
２からビデオデータを読み出してＣＰＵ１に取り込むよ
うに制御している。このため、ＣＰＵ１が表示タイミン
グを意識する必要がないとともに、メモリ２の最小アク
セスタイムでＣＰＵ１のアクセスができる。
【０００９】
【実施例】以下この発明の一例について説明しよう。な
お、以下の例においては、受像管における表示は、図２
に示すように、２５６ドット（横）×２０４ライン
（縦）であり、ビデオＲＡＭの１つのアドレスの１バイ
ト（ビットｂ7 〜ｂ0 ）が１つのラインに横８ドットと
して表示されるものとする。従って、ビデオＲＡＭは、
横方向が３２バイト（番地）、縦方向が２０４バイト
（番地）のサイズとなる。
お、以下の例においては、受像管における表示は、図２
に示すように、２５６ドット（横）×２０４ライン
（縦）であり、ビデオＲＡＭの１つのアドレスの１バイ
ト（ビットｂ7 〜ｂ0 ）が１つのラインに横８ドットと
して表示されるものとする。従って、ビデオＲＡＭは、
横方向が３２バイト（番地）、縦方向が２０４バイト
（番地）のサイズとなる。
【００１０】図１において、１は８ビット並列処理のＣ
ＰＵ、例えばＺ−８０Ａ（または相当品）を示し、この
ＣＰＵ１は、例えば図３及び図４に示すようなタイミン
グを有する。すなわち、図３Ａ，ＢはＣＰＵ１のメモリ
リードサイクル及びメモリライトサイクルを示し、図４
Ａ，Ｂはそのメモリリードサイクル及びメモリライトサ
イクル中にウエイト信号によりウエイトがかかった場合
を示す。そして、これらの図において、 φ ：クロック ／ＭＲＥＱ：メモリリクエスト信号（ここで、符号／Ｍ
ＲＥＱのうち、記号「／」は反転を意味する。以下、記
号「／」は原則として反転を意味するものとする。） ／ＲＤ ：リード信号 ／ＷＲ ：ライト信号 ／ＷＡＩＴ：ウエイト信号 である。なお、クロックφの周波数は例えば４ＭＨｚで
あり、その波形を図５Ｇに示す。
ＰＵ、例えばＺ−８０Ａ（または相当品）を示し、この
ＣＰＵ１は、例えば図３及び図４に示すようなタイミン
グを有する。すなわち、図３Ａ，ＢはＣＰＵ１のメモリ
リードサイクル及びメモリライトサイクルを示し、図４
Ａ，Ｂはそのメモリリードサイクル及びメモリライトサ
イクル中にウエイト信号によりウエイトがかかった場合
を示す。そして、これらの図において、 φ ：クロック ／ＭＲＥＱ：メモリリクエスト信号（ここで、符号／Ｍ
ＲＥＱのうち、記号「／」は反転を意味する。以下、記
号「／」は原則として反転を意味するものとする。） ／ＲＤ ：リード信号 ／ＷＲ ：ライト信号 ／ＷＡＩＴ：ウエイト信号 である。なお、クロックφの周波数は例えば４ＭＨｚで
あり、その波形を図５Ｇに示す。
【００１１】また、図１において、２はビデオＲＡＭを
示し、これは上述のように３２×２０４バイト（番地）
のアドレスを有する。なお、このビデオＲＡＭ２のアク
セスタイムは、例えば３００ｎ秒である。
示し、これは上述のように３２×２０４バイト（番地）
のアドレスを有する。なお、このビデオＲＡＭ２のアク
セスタイムは、例えば３００ｎ秒である。
【００１２】さらに、３は８ビットの並列入力直列出力
のシフトレジスタ、４は受像管を示し、レジスタ３によ
りビデオＲＡＭ２からの並列データが直列データに変換
されて受像管４に供給される。
のシフトレジスタ、４は受像管を示し、レジスタ３によ
りビデオＲＡＭ２からの並列データが直列データに変換
されて受像管４に供給される。
【００１３】また、５は表示系のタイミング信号の形成
回路を示し、この回路５において、図５Ａに示すような
表示用クロックＤＳＣＫ，水平表示パルスＰｈ，垂直表
示パルスＰｖなどが形成される。この場合、クロックＤ
ＳＣＫの１サイクルが受像管４に表示されるドットの１
つの表示期間に対応し、従って、クロックＤＳＣＫの８
サイクルがビデオＲＡＭ２の１バイトのデータ（単位量
のビデオデータ）表示期間に対応する。なお、このクロ
ックＤＳＣＫの周波数は例えば５．７３ＭＨｚである。
また、図５Ａ，Ｇでは、クロックφとＤＳＣＫとが作図
の都合上同期しているように示されているが、これらは
非同期でよい。
回路を示し、この回路５において、図５Ａに示すような
表示用クロックＤＳＣＫ，水平表示パルスＰｈ，垂直表
示パルスＰｖなどが形成される。この場合、クロックＤ
ＳＣＫの１サイクルが受像管４に表示されるドットの１
つの表示期間に対応し、従って、クロックＤＳＣＫの８
サイクルがビデオＲＡＭ２の１バイトのデータ（単位量
のビデオデータ）表示期間に対応する。なお、このクロ
ックＤＳＣＫの周波数は例えば５．７３ＭＨｚである。
また、図５Ａ，Ｇでは、クロックφとＤＳＣＫとが作図
の都合上同期しているように示されているが、これらは
非同期でよい。
【００１４】さらに、水平表示パルスＰｈは、水平方向
（横方向）における表示期間に“１”になる信号であ
り、垂直表示パルスＰｖは垂直方向（縦方向）における
表示期間に“１”になる信号で、それぞれ受像管４の表
示領域の横幅及び縦幅に対応する。さらに、１１は８進
カウンタを示し、このカウンタ１１には水平表示パルス
Ｐｈがクリア入力／ＣＬとして供給されると共に、表示
用クロックＤＳＣＫがカウント入力ＣＫとして供給さ
れ、従って、そのカウント出力ＱA〜ＱC 及びキャリア
出力ＣＲは図５Ｂ〜Ｅに示すように変化する。そして、
この信号ＱA 〜ＱC が表示用リード信号形成回路１４に
供給される。
（横方向）における表示期間に“１”になる信号であ
り、垂直表示パルスＰｖは垂直方向（縦方向）における
表示期間に“１”になる信号で、それぞれ受像管４の表
示領域の横幅及び縦幅に対応する。さらに、１１は８進
カウンタを示し、このカウンタ１１には水平表示パルス
Ｐｈがクリア入力／ＣＬとして供給されると共に、表示
用クロックＤＳＣＫがカウント入力ＣＫとして供給さ
れ、従って、そのカウント出力ＱA〜ＱC 及びキャリア
出力ＣＲは図５Ｂ〜Ｅに示すように変化する。そして、
この信号ＱA 〜ＱC が表示用リード信号形成回路１４に
供給される。
【００１５】この形成回路１４は、図５に示すように、
１バイトの表示期間（クロックＤＳＣＫの８サイクル期
間）を順に期間τ1 〜τ4 に４等分するとき、図５Ｆに
示すように、期間τ4 にやや遅れて（遅れなくてもよ
い）“０”になる表示用リード信号／ＤＳＲＤを形成す
るものである。
１バイトの表示期間（クロックＤＳＣＫの８サイクル期
間）を順に期間τ1 〜τ4 に４等分するとき、図５Ｆに
示すように、期間τ4 にやや遅れて（遅れなくてもよ
い）“０”になる表示用リード信号／ＤＳＲＤを形成す
るものである。
【００１６】ここで、期間τ4 はビデオＲＡＭ２に対し
て表示系がデータを読み出すための期間であり、期間τ
1 〜τ3 はＣＰＵ１がビデオＲＡＭ２をアクセスするた
めの期間であり、そのアクセスは期間τ1 〜τ3 のうち
の任意の１つの期間に行われる。
て表示系がデータを読み出すための期間であり、期間τ
1 〜τ3 はＣＰＵ１がビデオＲＡＭ２をアクセスするた
めの期間であり、そのアクセスは期間τ1 〜τ3 のうち
の任意の１つの期間に行われる。
【００１７】そして、信号／ＤＳＲＤがオア回路３１を
通じてビデオＲＡＭ２にチップセレクト信号／ＣＳとし
て供給される。従って、少なくとも期間τ4にはビデオ
ＲＡＭ２はチップセレクトされることになる。
通じてビデオＲＡＭ２にチップセレクト信号／ＣＳとし
て供給される。従って、少なくとも期間τ4にはビデオ
ＲＡＭ２はチップセレクトされることになる。
【００１８】さらに、１２は３１進カウンタを示し、こ
れには水平表示パルスＰｈがクリア入力／ＣＬとして供
給されると共に、カウンタ１１のキャリ出力ＣＲがカウ
ント入力ＣＫとして供給されてビデオＲＡＭ２の表示用
の横方向のアドレス（下位アドレスＡ0 〜Ａ4 ）が形成
される。また、１３は２０４進カウンタを示し、これに
は垂直表示パルスＰｖがクリア入力／ＣＬとして供給さ
れると共に、パルスＰｈがカウント入力ＣＫとして供給
されてビデオＲＡＭ２の表示用の縦方向のアドレス（上
位アドレスＡ5 〜Ａ12）が形成される。
れには水平表示パルスＰｈがクリア入力／ＣＬとして供
給されると共に、カウンタ１１のキャリ出力ＣＲがカウ
ント入力ＣＫとして供給されてビデオＲＡＭ２の表示用
の横方向のアドレス（下位アドレスＡ0 〜Ａ4 ）が形成
される。また、１３は２０４進カウンタを示し、これに
は垂直表示パルスＰｖがクリア入力／ＣＬとして供給さ
れると共に、パルスＰｈがカウント入力ＣＫとして供給
されてビデオＲＡＭ２の表示用の縦方向のアドレス（上
位アドレスＡ5 〜Ａ12）が形成される。
【００１９】そして、これらカウンタ１２の出力ＱA 〜
ＱE 及びカウンタ１３の出力ＱA 〜ＱG が、アドレスセ
レクタ１６の入力Ａに供給されると共に、ＣＰＵ１から
アドレス信号Ａ0 〜Ａ12がセレクタ１６の入力Ｂに供給
され、セレクタ１６の出力ＹがビデオＲＡＭ２にアドレ
スＡ0 〜Ａ12として供給される。
ＱE 及びカウンタ１３の出力ＱA 〜ＱG が、アドレスセ
レクタ１６の入力Ａに供給されると共に、ＣＰＵ１から
アドレス信号Ａ0 〜Ａ12がセレクタ１６の入力Ｂに供給
され、セレクタ１６の出力ＹがビデオＲＡＭ２にアドレ
スＡ0 〜Ａ12として供給される。
【００２０】また、２１はバスドライバ、２２は３ステ
ートのラッチを示し、ＣＰＵ１がビデオＲＡＭ２をアク
セスする場合、ＣＰＵ１からのデータＤ0 〜Ｄ7 はバス
ドライバ２１を通じてビデオＲＡＭ２に供給され、ビデ
オＲＡＭ２からのデータＤ0 〜Ｄ7 はラッチ２２を通じ
てＣＰＵ１に供給される。また、２３はアドレスデコー
ダを示し、これにはＣＰＵ１のアドレス信号Ａ13〜Ａ15
が供給されると共に、ＣＰＵ１からメモリリクエスト信
号／ＭＲＥＱが供給されてビデオＲＡＭ２をチップセレ
クトする信号ＣＳＶが形成される。
ートのラッチを示し、ＣＰＵ１がビデオＲＡＭ２をアク
セスする場合、ＣＰＵ１からのデータＤ0 〜Ｄ7 はバス
ドライバ２１を通じてビデオＲＡＭ２に供給され、ビデ
オＲＡＭ２からのデータＤ0 〜Ｄ7 はラッチ２２を通じ
てＣＰＵ１に供給される。また、２３はアドレスデコー
ダを示し、これにはＣＰＵ１のアドレス信号Ａ13〜Ａ15
が供給されると共に、ＣＰＵ１からメモリリクエスト信
号／ＭＲＥＱが供給されてビデオＲＡＭ２をチップセレ
クトする信号ＣＳＶが形成される。
【００２１】さらに、２４，２５は、フラグ形成回路を
示す。この形成回路２４，２５は、若干のロジック回路
及びＲＳフリップフロップ回路などにより構成されてＣ
ＰＵアクセスフラグＣＰＦＬ及びＣＰＵウエイトフラグ
ＷＴＦＬを形成するためのものである。すなわち、フラ
グＣＰＦＬは、ＣＰＵ１によるアクセス期間を示すフラ
グで、図５Ｈ，Ｌに示すように、ＣＳＶ＝“１”である
期間のうちの最初の期間τｉ（ｉ＝１〜３）だけ“１”
になる信号であり、フラグＷＴＦＬは、ＣＰＵ１に対す
るウエイトを解除するためのフラグで、図５Ｏに示すよ
うにフラグＣＰＦＬの立ち下がりにより“０”になり、
ＣＳＶ＝“０”の期間のうちの最初の期間τｉの開始時
点に“１”になる信号である。このため、形成回路２
４，２５には、カウンタ１１の出力ＱA 〜ＱC と、クロ
ックＤＳＣＫと、信号ＣＳＶとが供給されると共に、形
成回路２５にはさらにフラグＣＰＦＬが供給される。
示す。この形成回路２４，２５は、若干のロジック回路
及びＲＳフリップフロップ回路などにより構成されてＣ
ＰＵアクセスフラグＣＰＦＬ及びＣＰＵウエイトフラグ
ＷＴＦＬを形成するためのものである。すなわち、フラ
グＣＰＦＬは、ＣＰＵ１によるアクセス期間を示すフラ
グで、図５Ｈ，Ｌに示すように、ＣＳＶ＝“１”である
期間のうちの最初の期間τｉ（ｉ＝１〜３）だけ“１”
になる信号であり、フラグＷＴＦＬは、ＣＰＵ１に対す
るウエイトを解除するためのフラグで、図５Ｏに示すよ
うにフラグＣＰＦＬの立ち下がりにより“０”になり、
ＣＳＶ＝“０”の期間のうちの最初の期間τｉの開始時
点に“１”になる信号である。このため、形成回路２
４，２５には、カウンタ１１の出力ＱA 〜ＱC と、クロ
ックＤＳＣＫと、信号ＣＳＶとが供給されると共に、形
成回路２５にはさらにフラグＣＰＦＬが供給される。
【００２２】そして、フラグＣＰＦＬがアドレスセレク
タ１６にセレクト入力Ｓとして供給され、Ｓ（＝ＣＰＦ
Ｌ）＝“０”のときＹ＝Ａ，Ｓ＝“１”のときＹ＝Ｂの
セレクトが行われる。また、フラグＷＴＦＬと、信号Ｃ
ＳＶとがナンド回路３２に供給され、そのナンド出力／
Ｑ32がＣＰＵ１にウエイト信号／ＷＡＩＴとして供給さ
れる。従って、ＣＰＵ１によりビデオＲＡＭ２がアドレ
スされていないとき、及びフラグＷＴＦＬが“０”のと
きにはＣＰＵ１にウエイトはかからない。
タ１６にセレクト入力Ｓとして供給され、Ｓ（＝ＣＰＦ
Ｌ）＝“０”のときＹ＝Ａ，Ｓ＝“１”のときＹ＝Ｂの
セレクトが行われる。また、フラグＷＴＦＬと、信号Ｃ
ＳＶとがナンド回路３２に供給され、そのナンド出力／
Ｑ32がＣＰＵ１にウエイト信号／ＷＡＩＴとして供給さ
れる。従って、ＣＰＵ１によりビデオＲＡＭ２がアドレ
スされていないとき、及びフラグＷＴＦＬが“０”のと
きにはＣＰＵ１にウエイトはかからない。
【００２３】さらに、２６はライト信号形成回路、２７
はリード信号形成回路を示し、これらは、ＣＰＵ１がビ
デオＲＡＭ２をアクセスする場合、その可能期間にメモ
リ仕様に対応したライト信号／ＣＰＷＲ及びリード信号
／ＣＰＲＤを形成するためのものである。このため、Ｃ
ＰＵ１からのリード信号／ＲＤ及びライト信号／ＷＲが
インバータ３３，３４を通じてナンド回路３５，３６に
それぞれ供給されると共に、信号ＣＳＶがナンド回路３
５，３６にそれぞれ供給され、そのナンド出力／Ｑ35，
／Ｑ36が形成回路２７，２６にそれぞれ供給される。さ
らに、形成回路２６，２７にはフラグＣＰＦＬ及びクロ
ックＤＳＣＫも供給される。
はリード信号形成回路を示し、これらは、ＣＰＵ１がビ
デオＲＡＭ２をアクセスする場合、その可能期間にメモ
リ仕様に対応したライト信号／ＣＰＷＲ及びリード信号
／ＣＰＲＤを形成するためのものである。このため、Ｃ
ＰＵ１からのリード信号／ＲＤ及びライト信号／ＷＲが
インバータ３３，３４を通じてナンド回路３５，３６に
それぞれ供給されると共に、信号ＣＳＶがナンド回路３
５，３６にそれぞれ供給され、そのナンド出力／Ｑ35，
／Ｑ36が形成回路２７，２６にそれぞれ供給される。さ
らに、形成回路２６，２７にはフラグＣＰＦＬ及びクロ
ックＤＳＣＫも供給される。
【００２４】そして、形成回路２６からのライト信号／
ＣＰＷＲが、ビデオＲＡＭ２にリード・ライト信号Ｒ／
／Ｗ（符号Ｒ／／Ｗのうち、左側の記号「／」は「反
転」を表すのではなく「または」を表す。）として供給
されると共に、バスドライバ２１にアウトプットイネー
ブル信号／ＯＥとして供給される。また、リード信号形
成回路２７からのリード信号／ＣＰＲＤが、オア回路３
１を通じてビデオＲＡＭ２にチップセレクト信号／ＣＳ
として供給される共に、ラッチ２２にクロック／ＣＫと
して供給され、信号／ＣＰＲＤの立ち上がりによりラッ
チ２２のラッチが行われる。さらに、ナンド回路３５の
出力／Ｑ35がラッチ２２にアウトプットイネーブル信号
／ＯＥとして供給される。
ＣＰＷＲが、ビデオＲＡＭ２にリード・ライト信号Ｒ／
／Ｗ（符号Ｒ／／Ｗのうち、左側の記号「／」は「反
転」を表すのではなく「または」を表す。）として供給
されると共に、バスドライバ２１にアウトプットイネー
ブル信号／ＯＥとして供給される。また、リード信号形
成回路２７からのリード信号／ＣＰＲＤが、オア回路３
１を通じてビデオＲＡＭ２にチップセレクト信号／ＣＳ
として供給される共に、ラッチ２２にクロック／ＣＫと
して供給され、信号／ＣＰＲＤの立ち上がりによりラッ
チ２２のラッチが行われる。さらに、ナンド回路３５の
出力／Ｑ35がラッチ２２にアウトプットイネーブル信号
／ＯＥとして供給される。
【００２５】また、ＣＰＵ１には、プログラムの書き込
まれているＲＯＭ、ワークエリア用のＲＡＭ及び周辺回
路などが接続されるが、これらについては図示及び説明
を省略する。
まれているＲＯＭ、ワークエリア用のＲＡＭ及び周辺回
路などが接続されるが、これらについては図示及び説明
を省略する。
【００２６】このような構成によれば、図５Ｆに示すよ
うに、期間τ4 には、信号／ＤＳＰＤは“１”から
“０”になると共に、この信号／ＤＳＰＤがオア回路３
１を通じてビデオＲＡＭ２にチップセレクト信号／ＣＳ
として供給される。また、第５図Ｌに示すように、期間
τ4 には信号ＣＰＦＬは“０”なので、アドレスセレク
タ１６はＹ＝Ａであり、カウンタ１２，１３により形成
された表示用のアドレス信号がアドレスセレクタ１６を
通じてビデオＲＡＭ２に供給される。さらに、図５Ｎに
示すように、期間τ4 には、ライト信号／ＣＰＷＲは
“１”なので、ビデオＲＡＭ２はリードモードである。
うに、期間τ4 には、信号／ＤＳＰＤは“１”から
“０”になると共に、この信号／ＤＳＰＤがオア回路３
１を通じてビデオＲＡＭ２にチップセレクト信号／ＣＳ
として供給される。また、第５図Ｌに示すように、期間
τ4 には信号ＣＰＦＬは“０”なので、アドレスセレク
タ１６はＹ＝Ａであり、カウンタ１２，１３により形成
された表示用のアドレス信号がアドレスセレクタ１６を
通じてビデオＲＡＭ２に供給される。さらに、図５Ｎに
示すように、期間τ4 には、ライト信号／ＣＰＷＲは
“１”なので、ビデオＲＡＭ２はリードモードである。
【００２７】従って、期間τ4 には、ビデオＲＡＭ２の
アドレスのうち、表示系のカウンタ１２，１３からのア
ドレス信号で指定されるアドレスからデータが取り出さ
れる。
アドレスのうち、表示系のカウンタ１２，１３からのア
ドレス信号で指定されるアドレスからデータが取り出さ
れる。
【００２８】そして、この取り出されたデータは、シフ
トレジスタ３に並列にロードされると共に、レジスタ３
から直列に読み出されて受像管４に供給される。従っ
て、受像管４には、ビデオＲＡＭ２のデータがドットに
より表示される。
トレジスタ３に並列にロードされると共に、レジスタ３
から直列に読み出されて受像管４に供給される。従っ
て、受像管４には、ビデオＲＡＭ２のデータがドットに
より表示される。
【００２９】一方、任意の時点、例えば期間τ1 内の時
点ｔ1 にビデオＲＡＭ２に対するＣＰＵ１の読み出し要
求を生じたとする（この要求は、図３及び図４にも示す
ようにクロックφに同期して／ＭＲＥＱ＝“０”，／Ｒ
Ｄ＝“０”となることにより知られる）。
点ｔ1 にビデオＲＡＭ２に対するＣＰＵ１の読み出し要
求を生じたとする（この要求は、図３及び図４にも示す
ようにクロックφに同期して／ＭＲＥＱ＝“０”，／Ｒ
Ｄ＝“０”となることにより知られる）。
【００３０】すると、図５Ｈに示すように、時点ｔ1 に
ビデオＲＡＭ２のチップセレクト信号ＣＳＶが“０”か
ら“１”になると共に、このとき、ウエイトフラグＷＴ
ＦＬは“１”なので、図５Ｉに示すように、ナンド出力
／Ｑ32は時点ｔ1 に“１”から“０”になり、これによ
りＣＰＵ１にはウエイトがかかる。そして、この場合、
時点ｔ1 には、図５Ｊに示すようにリード信号／ＲＤが
“１”から“０”になっていると共に、ＣＰＵアドレス
信号Ａ0 〜Ａ15も出力されているが、ＣＰＵ１がウエイ
ト状態に入ることにより、これら信号／ＲＤ，Ａ0 〜Ａ
15の状態はウエイトが解除されるまで保持される。
ビデオＲＡＭ２のチップセレクト信号ＣＳＶが“０”か
ら“１”になると共に、このとき、ウエイトフラグＷＴ
ＦＬは“１”なので、図５Ｉに示すように、ナンド出力
／Ｑ32は時点ｔ1 に“１”から“０”になり、これによ
りＣＰＵ１にはウエイトがかかる。そして、この場合、
時点ｔ1 には、図５Ｊに示すようにリード信号／ＲＤが
“１”から“０”になっていると共に、ＣＰＵアドレス
信号Ａ0 〜Ａ15も出力されているが、ＣＰＵ１がウエイ
ト状態に入ることにより、これら信号／ＲＤ，Ａ0 〜Ａ
15の状態はウエイトが解除されるまで保持される。
【００３１】そして、時点ｔ1 後の最初のＣＰＵアクセ
ス期間τｉ，すなわち、図５では期間τ2 になると、図
５Ｊに示すようにＣＰＵアクセスフラグＣＰＦＬが
“０”から“１”になるので、アドレスセレクタ１６は
Ｙ＝Ｂとなり、図５Ｐに示すようにＣＰＵ１のアドレス
信号Ａ0 〜Ａ12がセレクタ１６を通じてビデオＲＡＭ２
に供給される。また、時点ｔ1 にＣＳＶ＝“１”，／Ｒ
Ｄ＝“０”になることにより、時点ｔ1 からナンド出力
Ｑ35が“１”から“０”になると共に、期間τ2 にはＣ
ＰＦＬ＝“１”なので、これら信号により形成されるリ
ード信号／ＣＰＲＤが図５Ｍに示すように期間τ2 にや
や遅れて（この遅れはＲＡＭ２に対応して与えられたも
の）“１”から“０”になり、この信号／ＣＰＲＤがオ
ア回路３１を通じてビデオＲＡＭ２にチップセレクト信
号／ＣＳとして供給される。さらに、期間τ2 には図５
Ｎに示すように、ライト信号／ＣＰＷＲは“１”なの
で、ビデオＲＡＭ２はリードモードである。
ス期間τｉ，すなわち、図５では期間τ2 になると、図
５Ｊに示すようにＣＰＵアクセスフラグＣＰＦＬが
“０”から“１”になるので、アドレスセレクタ１６は
Ｙ＝Ｂとなり、図５Ｐに示すようにＣＰＵ１のアドレス
信号Ａ0 〜Ａ12がセレクタ１６を通じてビデオＲＡＭ２
に供給される。また、時点ｔ1 にＣＳＶ＝“１”，／Ｒ
Ｄ＝“０”になることにより、時点ｔ1 からナンド出力
Ｑ35が“１”から“０”になると共に、期間τ2 にはＣ
ＰＦＬ＝“１”なので、これら信号により形成されるリ
ード信号／ＣＰＲＤが図５Ｍに示すように期間τ2 にや
や遅れて（この遅れはＲＡＭ２に対応して与えられたも
の）“１”から“０”になり、この信号／ＣＰＲＤがオ
ア回路３１を通じてビデオＲＡＭ２にチップセレクト信
号／ＣＳとして供給される。さらに、期間τ2 には図５
Ｎに示すように、ライト信号／ＣＰＷＲは“１”なの
で、ビデオＲＡＭ２はリードモードである。
【００３２】従って、図５Ｑに示すように、期間τ2 か
らやや遅れた期間に、ビデオＲＡＭ２のアドレスのう
ち、ＣＰＵ１により指定されたアドレスからデータが読
み出される。
らやや遅れた期間に、ビデオＲＡＭ２のアドレスのう
ち、ＣＰＵ１により指定されたアドレスからデータが読
み出される。
【００３３】そして、期間τ2 の終了時点ｔ2 になる
と、信号ＣＰＦＬは“１”から“０”になるが、この立
ち下がりによりビデオＲＡＭ２から読み出されているデ
ータがラッチ２２にラッチされる。
と、信号ＣＰＦＬは“１”から“０”になるが、この立
ち下がりによりビデオＲＡＭ２から読み出されているデ
ータがラッチ２２にラッチされる。
【００３４】さらに、時点ｔ2 にＣＰＦＬ＝“０”にな
ると、これにより図５Ｏに示すようにウエイトフラグＷ
ＴＦＬが“１”から“０”にセットされ、従って、時点
ｔ2 からＱ32＝“１”になり、ＣＰＵ１のウエイトは解
除される。
ると、これにより図５Ｏに示すようにウエイトフラグＷ
ＴＦＬが“１”から“０”にセットされ、従って、時点
ｔ2 からＱ32＝“１”になり、ＣＰＵ１のウエイトは解
除される。
【００３５】そして、このウエイトが解除された時点ｔ
2 では、／ＲＤ＝“０”であると共に、この信号／ＲＤ
がラッチ２２にアウトプットイネーブル信号／ＯＥとし
て供給されているので、ラッチ２２から先ほどのデータ
が取り出されると共に、ＣＰＵ１に取り込まれる。
2 では、／ＲＤ＝“０”であると共に、この信号／ＲＤ
がラッチ２２にアウトプットイネーブル信号／ＯＥとし
て供給されているので、ラッチ２２から先ほどのデータ
が取り出されると共に、ＣＰＵ１に取り込まれる。
【００３６】そして、時点ｔ3 になると、信号／ＭＲＥ
Ｑが“０”から“１”になるので、信号ＣＳＶは“１”
から“０”になる。なお、信号／ＲＤも時点ｔ3 に
“０”から“１”になる。
Ｑが“０”から“１”になるので、信号ＣＳＶは“１”
から“０”になる。なお、信号／ＲＤも時点ｔ3 に
“０”から“１”になる。
【００３７】さらに、時点ｔ3 後の最初の期間τｉ，図
５では次の期間τ1 の開始時点になると、信号ＷＴＦＬ
は“０”から“１”にリセットされる。
５では次の期間τ1 の開始時点になると、信号ＷＴＦＬ
は“０”から“１”にリセットされる。
【００３８】以上が、ＣＰＵ１がビデオＲＡＭ２のデー
タを読み取るときの動作である。
タを読み取るときの動作である。
【００３９】また、任意の時点、例えば期間τ2 内の時
点ｔ11にビデオＲＡＭ２に対するＣＰＵ１の書き込み要
求を生じたとする。
点ｔ11にビデオＲＡＭ２に対するＣＰＵ１の書き込み要
求を生じたとする。
【００４０】すると、時点ｔ11に信号／ＭＲＥＱが
“１”から“０”になり、時点ｔ1 の場合と同様にして
期間τ3 にＣＰＦＬ＝“１”になり、ビデオＲＡＭ２の
アドレスがＣＰＵ１により指定される。そして、この場
合、時点ｔ11からＣＰＵ１のデータＤ0 〜Ｄ7 が出力さ
れていると共に、図５Ｋに示すように、期間τ3 にはラ
イト信号／ＷＲは“１”から“０”になっているので、
図５Ｎに示すように、期間τ3 にやや遅れてライト信号
／ＣＰＲＷが“１”から“０”になる。従って、このと
き、ＣＰＵ１からのデータＤ0 〜Ｄ7 がバスドライバ２
１を通じてビデオＲＡＭ２のアドレスのうち、ＣＰＵ１
により指定されたアドレスに書き込まれる。
“１”から“０”になり、時点ｔ1 の場合と同様にして
期間τ3 にＣＰＦＬ＝“１”になり、ビデオＲＡＭ２の
アドレスがＣＰＵ１により指定される。そして、この場
合、時点ｔ11からＣＰＵ１のデータＤ0 〜Ｄ7 が出力さ
れていると共に、図５Ｋに示すように、期間τ3 にはラ
イト信号／ＷＲは“１”から“０”になっているので、
図５Ｎに示すように、期間τ3 にやや遅れてライト信号
／ＣＰＲＷが“１”から“０”になる。従って、このと
き、ＣＰＵ１からのデータＤ0 〜Ｄ7 がバスドライバ２
１を通じてビデオＲＡＭ２のアドレスのうち、ＣＰＵ１
により指定されたアドレスに書き込まれる。
【００４１】そして、期間τ3 が過ぎると、上述の読み
出し時と同様の過程をへてＣＰＵ１のビデオＲＡＭ２へ
の書き込み動作を終わる。
出し時と同様の過程をへてＣＰＵ１のビデオＲＡＭ２へ
の書き込み動作を終わる。
【００４２】なお、期間τ4 にＣＰＵ１がビデオＲＡＭ
２のアクセスを要求する場合もあるが、この場合には、
期間τ4 なので、フラグＣＰＦＬは“０”のままであ
り、従って、フラグＷＴＦＬも“１”のままであるから
そのＣＰＵ１のアクセス要求時、直ちに／Ｑ32＝“０”
となってＣＰＵ１はウエイト状態に入ってしまう。従っ
て、期間τ4 には表示系の動作が上述のように正常に行
われ、次の期間τ1 になったとき、ＣＰＵ１のアクセス
が上述のように行われる。
２のアクセスを要求する場合もあるが、この場合には、
期間τ4 なので、フラグＣＰＦＬは“０”のままであ
り、従って、フラグＷＴＦＬも“１”のままであるから
そのＣＰＵ１のアクセス要求時、直ちに／Ｑ32＝“０”
となってＣＰＵ１はウエイト状態に入ってしまう。従っ
て、期間τ4 には表示系の動作が上述のように正常に行
われ、次の期間τ1 になったとき、ＣＰＵ１のアクセス
が上述のように行われる。
【００４３】こうして、この発明によれば、ＣＰＵ１が
ビデオＲＡＭ２のデータを読み取る場合には、ＣＰＵ１
にウエイトをかけると共に、ビデオＲＡＭ２からのデー
タを一度ラッチ２２に取り込んでおいてＣＰＵ１のウエ
イト解除後にラッチ２２に取り込んでおいたデータをＣ
ＰＵ１に読み込む、一方、ＣＰＵ１がビデオＲＡＭ２に
データを書き込む場合には、ＣＰＵ１のウエイトをかけ
ると共に、ビデオＲＡＭ２への書き込みが可能な時間だ
けバスドライバ２１を通じてビデオＲＡＭ２にＣＰＵ１
からのデータを書き込み、その後ウエイトを解除するよ
うにしているので、ＣＰＵ１のウエイトの検出タイミン
グに関係なく、ビデオＲＡＭ２の最小アクセスタイムで
データのアクセスができる。
ビデオＲＡＭ２のデータを読み取る場合には、ＣＰＵ１
にウエイトをかけると共に、ビデオＲＡＭ２からのデー
タを一度ラッチ２２に取り込んでおいてＣＰＵ１のウエ
イト解除後にラッチ２２に取り込んでおいたデータをＣ
ＰＵ１に読み込む、一方、ＣＰＵ１がビデオＲＡＭ２に
データを書き込む場合には、ＣＰＵ１のウエイトをかけ
ると共に、ビデオＲＡＭ２への書き込みが可能な時間だ
けバスドライバ２１を通じてビデオＲＡＭ２にＣＰＵ１
からのデータを書き込み、その後ウエイトを解除するよ
うにしているので、ＣＰＵ１のウエイトの検出タイミン
グに関係なく、ビデオＲＡＭ２の最小アクセスタイムで
データのアクセスができる。
【００４４】なお、上述において、ＣＰＵ１は６８００
系のものでもよい。また、テレテキストなどにおいてＤ
ＭＡによりＲＡＭにデータが書き込まれる場合にも、こ
の発明を適用できる。
系のものでもよい。また、テレテキストなどにおいてＤ
ＭＡによりＲＡＭにデータが書き込まれる場合にも、こ
の発明を適用できる。
【００４５】
【発明の効果】本発明メモリ制御装置によれば、表示用
クロックの複数サイクル期間を分割した複数の期間のう
ち、メモリから単位量のビデオデータが表示用として読
み出される所定の期間に表示アドレス発生回路から出力
される表示アドレス信号をメモリに供給するとともに、
上記所定の期間以外の期間に上記ＣＰＵから出力される
上記アドレス信号を上記メモリに供給して上記ＣＰＵか
ら出力されるビデオデータを上記メモリに書き込みまた
は上記メモリからビデオデータを読み出して上記ＣＰＵ
に取り込むように制御している。このため、上記ＣＰＵ
が表示タイミングを意識する必要がないとともに、上記
メモリの最小アクセスタイムで上記ＣＰＵのアクセスが
できるという効果が得られる。
クロックの複数サイクル期間を分割した複数の期間のう
ち、メモリから単位量のビデオデータが表示用として読
み出される所定の期間に表示アドレス発生回路から出力
される表示アドレス信号をメモリに供給するとともに、
上記所定の期間以外の期間に上記ＣＰＵから出力される
上記アドレス信号を上記メモリに供給して上記ＣＰＵか
ら出力されるビデオデータを上記メモリに書き込みまた
は上記メモリからビデオデータを読み出して上記ＣＰＵ
に取り込むように制御している。このため、上記ＣＰＵ
が表示タイミングを意識する必要がないとともに、上記
メモリの最小アクセスタイムで上記ＣＰＵのアクセスが
できるという効果が得られる。
【図１】本発明によるメモリ制御回路の一実施例の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図２】受像管上の表示動作説明に供される線図であ
る。
る。
【図３】図１に示すメモリ制御回路のうち、ＣＰＵのメ
モリリードサイクルおよびメモリライトサイクルの動作
説明に供されるタイミング図である。
モリリードサイクルおよびメモリライトサイクルの動作
説明に供されるタイミング図である。
【図４】図１に示すメモリ制御回路のうち、ＣＰＵのメ
モリリードサイクルおよびメモリライトサイクル中に、
ウエイト信号によりウエイトがかかった場合の動作説明
に供されるタイミング図である。
モリリードサイクルおよびメモリライトサイクル中に、
ウエイト信号によりウエイトがかかった場合の動作説明
に供されるタイミング図である。
【図５】図１に示すメモリ制御回路の動作説明に供され
るタイミング図である。
るタイミング図である。
１ ＣＰＵ ２ ビデオＲＡＭ １１ ８進カウンタ １２ ３１進カウンタ １３ ２０４進カウンタ １４ 表示用リード信号形成回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 表示用クロックを含む所定のタイミング
信号に基づいて表示アドレス信号を発生する表示アドレ
ス発生回路と、 ビデオデータを記憶するメモリと、 上記メモリに書き込むためのビデオデータを出力し、ま
たは上記メモリからビデオデータを読み出して取り込む
ＣＰＵと、 このＣＰＵから出力されるアドレス信号と上記表示アド
レス発生回路から出力される表示アドレス信号とを選択
的に上記メモリに供給するアドレス選択回路と、 上記表示用クロックの複数サイクル期間を分割した複数
の期間のうち、上記メモリから単位量のビデオデータが
表示用として読み出される所定の期間を決定する表示用
リード信号を形成して上記メモリに出力する形成回路
と、 上記単位量のビデオデータが表示用として読み出される
所定の期間に上記表示アドレス発生回路から出力される
上記表示アドレス信号を上記メモリに供給するととも
に、上記所定の期間以外の期間に上記ＣＰＵから出力さ
れる上記アドレス信号を上記メモリに供給して上記ＣＰ
Ｕから出力されるビデオデータを上記メモリに書き込み
または上記メモリからビデオデータを読み出して上記Ｃ
ＰＵに取り込むように制御する制御回路とを備えること
を特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309059A JP2698497B2 (ja) | 1991-11-25 | 1991-11-25 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309059A JP2698497B2 (ja) | 1991-11-25 | 1991-11-25 | メモリ制御回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20166182A Division JPS5991559A (ja) | 1982-11-17 | 1982-11-17 | メモリの書き込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0535232A true JPH0535232A (ja) | 1993-02-12 |
| JP2698497B2 JP2698497B2 (ja) | 1998-01-19 |
Family
ID=17988385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3309059A Expired - Lifetime JP2698497B2 (ja) | 1991-11-25 | 1991-11-25 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698497B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997039044A1 (en) * | 1996-04-18 | 1997-10-23 | Lord Corporation | Epoxy adhesive compositions and methods of making same |
| US6740192B1 (en) | 1999-09-27 | 2004-05-25 | Georgia Tech Research Corp. | Joining electroconductive materials with electroconductive adhesive containing epoxide-modified polyurethane |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447424A (en) * | 1977-09-21 | 1979-04-14 | Toshiba Corp | Picture memory unit |
| JPS5468989A (en) * | 1977-11-12 | 1979-06-02 | Nippon Telegr & Teleph Corp <Ntt> | Forming of plastic insulated wire |
| JPS5799686A (en) * | 1980-12-11 | 1982-06-21 | Omron Tateisi Electronics Co | Display controller |
| JPS57154286A (en) * | 1981-03-17 | 1982-09-24 | Omron Tateisi Electronics Co | Display data renewal controller for scanning display |
| JPS57168293A (en) * | 1981-04-10 | 1982-10-16 | Hitachi Ltd | Display device for character figure |
-
1991
- 1991-11-25 JP JP3309059A patent/JP2698497B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447424A (en) * | 1977-09-21 | 1979-04-14 | Toshiba Corp | Picture memory unit |
| JPS5468989A (en) * | 1977-11-12 | 1979-06-02 | Nippon Telegr & Teleph Corp <Ntt> | Forming of plastic insulated wire |
| JPS5799686A (en) * | 1980-12-11 | 1982-06-21 | Omron Tateisi Electronics Co | Display controller |
| JPS57154286A (en) * | 1981-03-17 | 1982-09-24 | Omron Tateisi Electronics Co | Display data renewal controller for scanning display |
| JPS57168293A (en) * | 1981-04-10 | 1982-10-16 | Hitachi Ltd | Display device for character figure |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997039044A1 (en) * | 1996-04-18 | 1997-10-23 | Lord Corporation | Epoxy adhesive compositions and methods of making same |
| US6740192B1 (en) | 1999-09-27 | 2004-05-25 | Georgia Tech Research Corp. | Joining electroconductive materials with electroconductive adhesive containing epoxide-modified polyurethane |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2698497B2 (ja) | 1998-01-19 |
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