JP2698497B2 - メモリ制御回路 - Google Patents
メモリ制御回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、テレテキスト，ビデ
オテックス，パーソナルコンピュータなどに使用される
ビデオＲＡＭ等のメモリ制御装置に関する。 【０００２】 【従来の技術】いわゆるビデオＲＡＭは、表示系と、Ｃ
ＰＵとの両者によりデータのアクセスが行われるが、表
示系のクロックと、ＣＰＵのクロックとが非同期の場
合、ＣＰＵが表示タイミングに関係なくビデオＲＡＭを
アクセスすると、表示に関するアドレスが強制的にＣＰ
Ｕのアクセスするアドレスに変化し、その期間、本来の
表示データをアクセスできなくなるので、表示画面にノ
イズを生じてしまう。このため、一般には、ＣＰＵのア
クセスは垂直及び水平ブランキング期間に行うようにし
ている。 【０００３】しかし、このようにすると、ＣＰＵがビデ
オＲＡＭをアクセスする場合、常に表示系のタイミング
を意識しなければならず、しかも、一部の期間しかビデ
オＲＡＭをアクセスできないので、アクセスに必要とす
る時間が長くなり、また、その処理も複雑になってしま
う。 【０００４】そこで、表示のためのアクセス期間に時分
割でＣＰＵのアクセス期間を割り当てると共に、このＣ
ＰＵのアクセス期間になるまで、ＣＰＵにウエイトをか
け、表示タイミングに関係なくＣＰＵがアクセスできる
ようにした方法が考えられている。 【０００５】 【発明が解決しようとする課題】しかしながら、この方
法では、表示系のクロックとＣＰＵのクロックとが非同
期のとき、ＣＰＵがウエイト信号を受け付けるタイミン
グが毎回異なってしまい、このため、ビデオＲＡＭの最
小アクセスタイムよりも多くの時間をＣＰＵに割り当て
る必要を生じてしまい、アクセスタイムを有効に用いる
ことができない。 【０００６】この発明は、このような課題に鑑みてなさ
れたものであり、ＤＭＡ(Direct Memory Access)が行わ
れるビデオＲＡＭに対して、ＣＰＵが表示タイミングを
意識する必要がないと共に、ビデオＲＡＭの最小アクセ
スタイムでＣＰＵのアクセスができるメモリ制御装置を
提供することを目的とする。 【０００７】 【課題を解決するための手段】本発明のメモリ制御回路
は、表示用クロックを含む所定のタイミング信号に基づ
いて表示アドレス信号を発生する表示アドレス発生回路
と、ビデオデータを記憶するメモリと、メモリに書き込
まれるビデオデータ及びこのビデオデータの書き込みア
ドレス信号を生成し、メモリに読み出しアドレス信号を
供給してメモリからビデオデータを取り込むＣＰＵと、
このＣＰＵから出力される書き込みアドレス信号及び読
み出しアドレス信号と、表示アドレス発生回路から出力
される表示アドレス信号とを選択的にメモリに供給する
アドレス選択回路と、表示用クロックの所定のサイクル
期間をｎ（ｎは３以上の整数）個にした各期間のうち、
メモリから単位量のビデオデータが表示用として読み出
される特定の期間を指定する表示用リード信号を形成し
てメモリに供給する形成回路と、特定の期間に表示用リ
ード信号をメモリに供給し、特定の期間以外の期間にＣ
ＰＵから出力されるビデオデータ及びこのビデオデータ
の書き込みアドレス信号または読み出しアドレス信号を
メモリに供給すると共に、ＣＰＵに送出されるビデオデ
ータをメモリから出力する制御回路とを備えたメモリ制
御回路において、制御回路は、形成回路に表示用クロッ
クを供給すると共に、表示用クロックに基づいて、メモ
リに対するアクセスを許可するアクセス許可期間と、当
該アクセスを禁止するアクセス禁止期間とを設定する期
間設定手段と、ＣＰＵからアクセス要求があった場合
に、アクセス許可期間に含まれる単位期間のうち、アク
セス要求があった時点の次の単位期間の開始時点から当
該単位期間にかけてＣＰＵによるアクセスを許可すると
共に次の単位期間の終了時点に許可を解除するアクセス
設定手段と、ＣＰＵからアクセス要求があった時点から
アクセス設定手段によるアクセス許可が設定ざれる次の
単位期間の終了時点にかけてＣＰＵをウェイト状態にす
ると共に次の単位期間の終了時点にウェイト状態を解除
するウェイト設定手段と、アクセス要求が読み出し要求
である場合に、アクセス設定手段によるアクセス許可に
基づいて、メモリからの読み出しデータを読み出しデー
タ保持手段に保持し、ウェイト設定手段によるウェイト
解除に基づいて、読み出しデータ保持手段に保持されて
いる読み出しデータをＣＰＵに送出するデータ読み出し
手段と、アクセス要求が書き込み要求である場合に、ア
クセス許可手段によるアクセス許可に基づいて、ＣＰＵ
からの書き込みデータをメモリに書き込むデータ書き込
み手段とを備えたものである。 【０００８】 【作用】本発明のメモリ制御回路は、表示アドレス発生
回路により表示用クロックを含む所定のタイミング信号
に基づいて表示アドレス信号を発生し、メモリによりビ
デオデータを記憶し、ＣＰＵによりメモリに書き込まれ
るビデオデータ及びこのビデオデータの書き込みアドレ
ス信号を生成し、メモリに読み出しアドレス信号を供給
してメモリからビデオデータを取り込み、アドレス選択
回路によりこのＣＰＵから出力される書き込みアドレス
信号及び読み出しアドレス信号と、表示アドレス発生回
路から出力される表示アドレス信号とを選択的にメモリ
に供給し、形成回路により表示用クロックの所定のサイ
クル期間をｎ（ｎは３以上の整数）個にした各期間のう
ち、メモリから単位量のビデオデータが表示用として読
み出される特定の期間を指定する表示用リード信号を形
成してメモリに供給し、制御回路により特定の期間に表
示用リード信号をメモリに供給し、特定の期間以外の期
間にＣＰＵから出力されるビデオデータ及びこのビデオ
データの書き込みアドレス信号または読み出しアドレス
信号をメモリに供給すると共に、ＣＰＵに送出ざれるビ
デオデータをメモリから出力するメモリ制御回路におい
て、制御回路は、期間設定手段により形成回路に表示用
クロックを供給すると共に、表示用クロックに基づい
て、メモリに対するアクセスを許可するアクセス許可期
間と、当該アクセスを禁止するアクセス禁止期間とを設
定し、アクセス設定手段によりＣＰＵからアクセス要求
があった場合に、アクセス許可期間に含まれる単位期間
のうち、アクセス要求があった時点の次の単位期間の開
始時点から当該単位期間にかけてＣＰＵによるアクセス
を許可すると共に次の単位期間の終了時点に許可を解除
し、ウェイト設定手段によりＣＰＵからアクセス要求が
あった時点からアクセス設定手段によるアクセス許可が
設定される次の単位期間の終了時点にかけてＣＰＵをウ
ェイト状態にすると共に次の単位期間の終了時点にウェ
イト状態を解除し、データ読み出し手段においてアクセ
ス要求が読み出し要求である場合に、アクセス設定手段
によるアクセス許可に基づいて、メモリからの読み出し
データを読み出しデータ保持手段に保持し、ウェイト設
定手段によるウェイト解除に基づいて、読み出しデータ
保持手段に保持されている読み出しデータをＣＰＵに送
出し、データ書き込み手段によりアクセス要求が書き込
み要求である場合に、アクセス許可手段によるアクセス
許可に基づいて、ＣＰＵからの書き込みデータをメモリ
に書き込むものである。 【０００９】 【実施例】以下この発明の一例について説明しよう。な
お、以下の例においては、受像管における表示は、図２
に示すように、２５６ドット（横）×２０４ライン
（縦）であり、ビデオＲＡＭの１つのアドレスの１バイ
ト（ビットｂ7 〜ｂ0 ）が１つのラインに横８ドットと
して表示されるものとする。従って、ビデオＲＡＭは、
横方向が３２バイト（番地）、縦方向が２０４バイト
（番地）のサイズとなる。 【００１０】図１において、１は８ビット並列処理のＣ
ＰＵ、例えばＺ−８０Ａ（または相当品）を示し、この
ＣＰＵ１は、例えば図３及び図４に示すようなタイミン
グを有する。すなわち、図３Ａ，ＢはＣＰＵ１のメモリ
リードサイクル及びメモリライトサイクルを示し、図４
Ａ，Ｂはそのメモリリードサイクル及びメモリライトサ
イクル中にウエイト信号によりウエイトがかかった場合
を示す。そして、これらの図において、 φ ：クロック ／ＭＲＥＱ：メモリリクエスト信号（ここで、符号／Ｍ
ＲＥＱのうち、記号「／」は反転を意味する。以下、記
号「／」は原則として反転を意味するものとする。） ／ＲＤ ：リード信号 ／ＷＲ ：ライト信号 ／ＷＡＩＴ：ウエイト信号 である。なお、クロックφの周波数は例えば４ＭＨｚで
あり、その波形を図５Ｇに示す。 【００１１】また、図１において、２はビデオＲＡＭを
示し、これは上述のように３２×２０４バイト（番地）
のアドレスを有する。なお、このビデオＲＡＭ２のアク
セスタイムは、例えば３００ｎ秒である。 【００１２】さらに、３は８ビットの並列入力直列出力
のシフトレジスタ、４は受像管を示し、レジスタ３によ
りビデオＲＡＭ２からの並列データが直列データに変換
されて受像管４に供給される。 【００１３】また、５は表示系のタイミング信号の形成
回路を示し、この回路５において、図５Ａに示すような
表示用クロックＤＳＣＫ，水平表示パルスＰｈ，垂直表
示パルスＰｖなどが形成される。この場合、クロックＤ
ＳＣＫの１サイクルが受像管４に表示されるドットの１
つの表示期間に対応し、従って、クロックＤＳＣＫの８
サイクルがビデオＲＡＭ２の１バイトのデータ（単位量
のビデオデータ）表示期間に対応する。なお、このクロ
ックＤＳＣＫの周波数は例えば５．７３ＭＨｚである。
また、図５Ａ，Ｇでは、クロックφとＤＳＣＫとが作図
の都合上同期しているように示されているが、これらは
非同期でよい。 【００１４】さらに、水平表示パルスＰｈは、水平方向
（横方向）における表示期間に“１”になる信号であ
り、垂直表示パルスＰｖは垂直方向（縦方向）における
表示期間に“１”になる信号で、それぞれ受像管４の表
示領域の横幅及び縦幅に対応する。さらに、１１は８進
カウンタを示し、このカウンタ１１には水平表示パルス
Ｐｈがクリア入力／ＣＬとして供給されると共に、表示
用クロックＤＳＣＫがカウント入力ＣＫとして供給さ
れ、従って、そのカウント出力ＱA〜ＱC 及びキャリア
出力ＣＲは図５Ｂ〜Ｅに示すように変化する。そして、
この信号ＱA 〜ＱC が表示用リード信号形成回路１４に
供給される。 【００１５】この形成回路１４は、図５に示すように、
１バイトの表示期間（クロックＤＳＣＫの８サイクル期
間）を順に期間τ1 〜τ4 に４等分するとき、図５Ｆに
示すように、期間τ4 にやや遅れて（遅れなくてもよ
い）“０”になる表示用リード信号／ＤＳＲＤを形成す
るものである。 【００１６】ここで、期間τ4 はビデオＲＡＭ２に対し
て表示系がデータを読み出すための期間であり、期間τ
1 〜τ3 はＣＰＵ１がビデオＲＡＭ２をアクセスするた
めの期間であり、そのアクセスは期間τ1 〜τ3 のうち
の任意の１つの期間に行われる。 【００１７】そして、信号／ＤＳＲＤがオア回路３１を
通じてビデオＲＡＭ２にチップセレクト信号／ＣＳとし
て供給される。従って、少なくとも期間τ4にはビデオ
ＲＡＭ２はチップセレクトされることになる。 【００１８】さらに、１２は３１進カウンタを示し、こ
れには水平表示パルスＰｈがクリア入力／ＣＬとして供
給されると共に、カウンタ１１のキャリ出力ＣＲがカウ
ント入力ＣＫとして供給されてビデオＲＡＭ２の表示用
の横方向のアドレス（下位アドレスＡ0 〜Ａ4 ）が形成
される。また、１３は２０４進カウンタを示し、これに
は垂直表示パルスＰｖがクリア入力／ＣＬとして供給さ
れると共に、パルスＰｈがカウント入力ＣＫとして供給
されてビデオＲＡＭ２の表示用の縦方向のアドレス（上
位アドレスＡ5 〜Ａ12）が形成される。 【００１９】そして、これらカウンタ１２の出力ＱA 〜
ＱE 及びカウンタ１３の出力ＱA 〜ＱG が、アドレスセ
レクタ１６の入力Ａに供給されると共に、ＣＰＵ１から
アドレス信号Ａ0 〜Ａ12がセレクタ１６の入力Ｂに供給
され、セレクタ１６の出力ＹがビデオＲＡＭ２にアドレ
スＡ0 〜Ａ12として供給される。 【００２０】また、２１はバスドライバ、２２は３ステ
ートのラッチを示し、ＣＰＵ１がビデオＲＡＭ２をアク
セスする場合、ＣＰＵ１からのデータＤ0 〜Ｄ7 はバス
ドライバ２１を通じてビデオＲＡＭ２に供給され、ビデ
オＲＡＭ２からのデータＤ0 〜Ｄ7 はラッチ２２を通じ
てＣＰＵ１に供給される。また、２３はアドレスデコー
ダを示し、これにはＣＰＵ１のアドレス信号Ａ13〜Ａ15
が供給されると共に、ＣＰＵ１からメモリリクエスト信
号／ＭＲＥＱが供給されてビデオＲＡＭ２をチップセレ
クトする信号ＣＳＶが形成される。 【００２１】さらに、２４，２５は、フラグ形成回路を
示す。この形成回路２４，２５は、若干のロジック回路
及びＲＳフリップフロップ回路などにより構成されてＣ
ＰＵアクセスフラグＣＰＦＬ及びＣＰＵウエイトフラグ
ＷＴＦＬを形成するためのものである。すなわち、フラ
グＣＰＦＬは、ＣＰＵ１によるアクセス期間を示すフラ
グで、図５Ｈ，Ｌに示すように、ＣＳＶ＝“１”である
期間のうちの最初の期間τｉ（ｉ＝１〜３）だけ“１”
になる信号であり、フラグＷＴＦＬは、ＣＰＵ１に対す
るウエイトを解除するためのフラグで、図５Ｏに示すよ
うにフラグＣＰＦＬの立ち下がりにより“０”になり、
ＣＳＶ＝“０”の期間のうちの最初の期間τｉの開始時
点に“１”になる信号である。このため、形成回路２
４，２５には、カウンタ１１の出力ＱA 〜ＱC と、クロ
ックＤＳＣＫと、信号ＣＳＶとが供給されると共に、形
成回路２５にはさらにフラグＣＰＦＬが供給される。 【００２２】そして、フラグＣＰＦＬがアドレスセレク
タ１６にセレクト入力Ｓとして供給され、Ｓ（＝ＣＰＦ
Ｌ）＝“０”のときＹ＝Ａ，Ｓ＝“１”のときＹ＝Ｂの
セレクトが行われる。また、フラグＷＴＦＬと、信号Ｃ
ＳＶとがナンド回路３２に供給され、そのナンド出力／
Ｑ32がＣＰＵ１にウエイト信号／ＷＡＩＴとして供給さ
れる。従って、ＣＰＵ１によりビデオＲＡＭ２がアドレ
スされていないとき、及びフラグＷＴＦＬが“０”のと
きにはＣＰＵ１にウエイトはかからない。 【００２３】さらに、２６はライト信号形成回路、２７
はリード信号形成回路を示し、これらは、ＣＰＵ１がビ
デオＲＡＭ２をアクセスする場合、その可能期間にメモ
リ仕様に対応したライト信号／ＣＰＷＲ及びリード信号
／ＣＰＲＤを形成するためのものである。このため、Ｃ
ＰＵ１からのリード信号／ＲＤ及びライト信号／ＷＲが
インバータ３３，３４を通じてナンド回路３５，３６に
それぞれ供給されると共に、信号ＣＳＶがナンド回路３
５，３６にそれぞれ供給され、そのナンド出力／Ｑ35，
／Ｑ36が形成回路２７，２６にそれぞれ供給される。さ
らに、形成回路２６，２７にはフラグＣＰＦＬ及びクロ
ックＤＳＣＫも供給される。 【００２４】そして、形成回路２６からのライト信号／
ＣＰＷＲが、ビデオＲＡＭ２にリード・ライト信号Ｒ／
／Ｗ（符号Ｒ／／Ｗのうち、左側の記号「／」は「反
転」を表すのではなく「または」を表す。）として供給
されると共に、バスドライバ２１にアウトプットイネー
ブル信号／ＯＥとして供給される。また、リード信号形
成回路２７からのリード信号／ＣＰＲＤが、オア回路３
１を通じてビデオＲＡＭ２にチップセレクト信号／ＣＳ
として供給される共に、ラッチ２２にクロック／ＣＫと
して供給され、信号／ＣＰＲＤの立ち上がりによりラッ
チ２２のラッチが行われる。さらに、ナンド回路３５の
出力／Ｑ35がラッチ２２にアウトプットイネーブル信号
／ＯＥとして供給される。 【００２５】また、ＣＰＵ１には、プログラムの書き込
まれているＲＯＭ、ワークエリア用のＲＡＭ及び周辺回
路などが接続されるが、これらについては図示及び説明
を省略する。 【００２６】このような構成によれば、図５Ｆに示すよ
うに、期間τ４には、信号／ＤＳＲＤは、”１”から”
０”になると共に、この信号／ＤＳＲＤがオア回路３１
を通じてビデオＲＡＭ２にチップセレクト信号／ＣＳと
して供給される。また、図５Ｌに示すように、期間τ４
には信号ＣＰＦＬは”０”なので、アドレスセレクタ１
６はＹ＝Ａであり、カウンタ１２、１３により形成され
た表示用のアドレス信号がアドレスセレクタ１６を通じ
でビデオＲＡＭ２に供給される。さらに、図５Ｎに示す
ように、期間τ４には、ライト信号／ＣＰＷＲは”１”
なので、ビデオＲＡＭ２はリードモードである。 【００２７】従って、期間τ4 には、ビデオＲＡＭ２の
アドレスのうち、表示系のカウンタ１２，１３からのア
ドレス信号で指定されるアドレスからデータが取り出さ
れる。 【００２８】そして、この取り出されたデータは、シフ
トレジスタ３に並列にロードされると共に、レジスタ３
から直列に読み出されて受像管４に供給される。従っ
て、受像管４には、ビデオＲＡＭ２のデータがドットに
より表示される。 【００２９】一方、任意の時点、例えば期間τ1 内の時
点ｔ1 にビデオＲＡＭ２に対するＣＰＵ１の読み出し要
求を生じたとする（この要求は、図３及び図４にも示す
ようにクロックφに同期して／ＭＲＥＱ＝“０”，／Ｒ
Ｄ＝“０”となることにより知られる）。 【００３０】すると、図５Ｈに示すように、時点ｔ1 に
ビデオＲＡＭ２のチップセレクト信号ＣＳＶが“０”か
ら“１”になると共に、このとき、ウエイトフラグＷＴ
ＦＬは“１”なので、図５Ｉに示すように、ナンド出力
／Ｑ32は時点ｔ1 に“１”から“０”になり、これによ
りＣＰＵ１にはウエイトがかかる。そして、この場合、
時点ｔ1 には、図５Ｊに示すようにリード信号／ＲＤが
“１”から“０”になっていると共に、ＣＰＵアドレス
信号Ａ0 〜Ａ15も出力されているが、ＣＰＵ１がウエイ
ト状態に入ることにより、これら信号／ＲＤ，Ａ0 〜Ａ
15の状態はウエイトが解除されるまで保持される。 【００３１】そして、時点ｔ1 後の最初のＣＰＵアクセ
ス期間τｉ，すなわち、図５では期間τ2 になると、図
５Ｊに示すようにＣＰＵアクセスフラグＣＰＦＬが
“０”から“１”になるので、アドレスセレクタ１６は
Ｙ＝Ｂとなり、図５Ｐに示すようにＣＰＵ１のアドレス
信号Ａ0 〜Ａ12がセレクタ１６を通じてビデオＲＡＭ２
に供給される。また、時点ｔ1 にＣＳＶ＝“１”，／Ｒ
Ｄ＝“０”になることにより、時点ｔ1 からナンド出力
Ｑ35が“１”から“０”になると共に、期間τ2 にはＣ
ＰＦＬ＝“１”なので、これら信号により形成されるリ
ード信号／ＣＰＲＤが図５Ｍに示すように期間τ2 にや
や遅れて（この遅れはＲＡＭ２に対応して与えられたも
の）“１”から“０”になり、この信号／ＣＰＲＤがオ
ア回路３１を通じてビデオＲＡＭ２にチップセレクト信
号／ＣＳとして供給される。さらに、期間τ2 には図５
Ｎに示すように、ライト信号／ＣＰＷＲは“１”なの
で、ビデオＲＡＭ２はリードモードである。 【００３２】従って、図５Ｑに示すように、期間τ2 か
らやや遅れた期間に、ビデオＲＡＭ２のアドレスのう
ち、ＣＰＵ１により指定されたアドレスからデータが読
み出される。 【００３３】そして、期間τ2 の終了時点ｔ2 になる
と、信号ＣＰＦＬは“１”から“０”になるが、この立
ち下がりによりビデオＲＡＭ２から読み出されているデ
ータがラッチ２２にラッチされる。 【００３４】さらに、時点ｔ2 にＣＰＦＬ＝“０”にな
ると、これにより図５Ｏに示すようにウエイトフラグＷ
ＴＦＬが“１”から“０”にセットされ、従って、時点
ｔ2 からＱ32＝“１”になり、ＣＰＵ１のウエイトは解
除される。 【００３５】そして、このウエイトが解除された時点ｔ
2 では、／ＲＤ＝“０”であると共に、この信号／ＲＤ
がラッチ２２にアウトプットイネーブル信号／ＯＥとし
て供給されているので、ラッチ２２から先ほどのデータ
が取り出されると共に、ＣＰＵ１に取り込まれる。 【００３６】そして、時点ｔ3 になると、信号／ＭＲＥ
Ｑが“０”から“１”になるので、信号ＣＳＶは“１”
から“０”になる。なお、信号／ＲＤも時点ｔ3 に
“０”から“１”になる。 【００３７】さらに、時点ｔ3 後の最初の期間τｉ，図
５では次の期間τ1 の開始時点になると、信号ＷＴＦＬ
は“０”から“１”にリセットされる。 【００３８】以上が、ＣＰＵ１がビデオＲＡＭ２のデー
タを読み取るときの動作である。 【００３９】また、任意の時点、例えば期間τ2 内の時
点ｔ11にビデオＲＡＭ２に対するＣＰＵ１の書き込み要
求を生じたとする。 【００４０】すると、時点ｔ１１に信号／ＭＲＥＱが”
１”から”０”になり、時点ｔ１の場合と同様にして期
間τ３にＣＰＦＬ＝”１”になり、ビデオＲＡＭ２のア
ドレスがＣＰＵ１により指定される。そして、この場
合、時点ｔ１１からＣＰＵ１のデータＤ０〜Ｄ７が出力
されていると共に、図５Ｋに示すように、期間τ３には
ライト信号／ＷＲは”１”から”０”になっているの
で、図５Ｎに示すように、期間τ３にやや遅れてライト
信号／ＣＰＷＲが”１”から”０”になる。従って、こ
のとき、ＣＰＵ１からデータＤ０〜Ｄ７がバスドライバ
２１を通じてビデオＲＡＭ２のアドレスのうち、ＣＰＵ
１により指定されたアドレスに書き込まれる。 【００４１】そして、期間τ3 が過ぎると、上述の読み
出し時と同様の過程をへてＣＰＵ１のビデオＲＡＭ２へ
の書き込み動作を終わる。 【００４２】なお、期間τ4 にＣＰＵ１がビデオＲＡＭ
２のアクセスを要求する場合もあるが、この場合には、
期間τ4 なので、フラグＣＰＦＬは“０”のままであ
り、従って、フラグＷＴＦＬも“１”のままであるから
そのＣＰＵ１のアクセス要求時、直ちに／Ｑ32＝“０”
となってＣＰＵ１はウエイト状態に入ってしまう。従っ
て、期間τ4 には表示系の動作が上述のように正常に行
われ、次の期間τ1 になったとき、ＣＰＵ１のアクセス
が上述のように行われる。 【００４３】こうして、この発明によれば、ＣＰＵ１が
ビデオＲＡＭ２のデータを読み取る場合には、ＣＰＵ１
にウエイトをかけると共に、ビデオＲＡＭ２からのデー
タを一度ラッチ２２に取り込んでおいてＣＰＵ１のウエ
イト解除後にラッチ２２に取り込んでおいたデータをＣ
ＰＵ１に読み込む、一方、ＣＰＵ１がビデオＲＡＭ２に
データを書き込む場合には、ＣＰＵ１のウエイトをかけ
ると共に、ビデオＲＡＭ２への書き込みが可能な時間だ
けバスドライバ２１を通じてビデオＲＡＭ２にＣＰＵ１
からのデータを書き込み、その後ウエイトを解除するよ
うにしているので、ＣＰＵ１のウエイトの検出タイミン
グに関係なく、ビデオＲＡＭ２の最小アクセスタイムで
データのアクセスができる。 【００４４】なお、上述において、ＣＰＵ１は６８００
系のものでもよい。また、テレテキストなどにおいてＤ
ＭＡによりＲＡＭにデータが書き込まれる場合にも、こ
の発明を適用できる。 【００４５】 【発明の効果】本発明のメモリ制御回路は、表示用クロ
ックを含む所定のタイミング信号に基づいて表示アドレ
ス信号を発生する表示アドレス発生回路と、ビデオデー
タを記憶するメモリと、メモリに書き込まれるビデオデ
ータ及びこのビデオデータの書き込みアドレス信号を生
成し、メモリに読み出しアドレス信号を供給してメモリ
からビデオデータを取り込むＣＰＵと、このＣＰＵから
出力される書き込みアドレス信号及び読み出しアドレス
信号と、表示アドレス発生回路から出力される表示アド
レス信号とを選択的にメモリに供給するアドレス選択回
路と、表示用クロックの所定のサイクル期間をｎ（ｎは
３以上の整数）個にした各期間のうち、メモリから単位
量のビデオデータが表示用として読み出される特定の期
間を指定する表示用リード信号を形成してメモリに供給
する形成回路と、特定の期間に表示用リード信号をメモ
リに供給し、特定の期間以外の期間にＣＰＵから出力さ
れるビデオデータ及びこのビデオデータの書き込みアド
レス信号または読み出しアドレス信号をメモリに供給す
ると共に、ＣＰＵに送出されるビデオデータをメモリか
ら送出する制御回路とを備えたメモリ制御回路におい
て、制御回路は、形成回路に表示用クロックを供給する
と共に、表示用クロックに基づいて、メモリに対するア
クセスを許可するアクセス許可期間と、当該アクセスを
禁止するアクセス禁止期間とを設定する期間設定手段
と、ＣＰＵからアクセス要求があった場合に、アクセス
許可期間に含まれる単位期間のうち、アクセス要求があ
った時点の次の単位期間の開始時点から当該単位期間に
かけてＣＰＵによるアクセスを許可すると共に次の単位
期間の終了時点に許可を解除するアクセス設定手段と、
ＣＰＵからアクセス要求があった時点からアクセス設定
手段によるアクセス許可が設定される次の単位期間の終
了時点にかけてＣＰＵをウェイト状態にすると共に次の
単位期間の終了時点にウェイト状態を解除するウェイト
設定手段と、アクセス要求が読み出し要求である場合
に、アクセス設定手段によるアクセス許可に基づいて、
メモリからの読み出しデータを読み出しデータ保持手段
に保持し、ウェイト設定手段によるウェイト解除に基づ
いて、読み出しデータ保持手段に保持されている読み出
しデータをＣＰＵに送出するデータ読み出し手段と、ア
クセス要求が書き込み要求である場合に、アクセス許可
手段によるアクセス許可に基づいて、ＣＰＵからの書き
込みデータをメモリに書き込むデータ書き込み手段とを
備えたので、ＣＰＵが表示タイミングを意識する必要が
ないと共に、メモリの最小アクセスタイムでＣＰＵのア
クセスができるという効果を奏する。
オテックス，パーソナルコンピュータなどに使用される
ビデオＲＡＭ等のメモリ制御装置に関する。 【０００２】 【従来の技術】いわゆるビデオＲＡＭは、表示系と、Ｃ
ＰＵとの両者によりデータのアクセスが行われるが、表
示系のクロックと、ＣＰＵのクロックとが非同期の場
合、ＣＰＵが表示タイミングに関係なくビデオＲＡＭを
アクセスすると、表示に関するアドレスが強制的にＣＰ
Ｕのアクセスするアドレスに変化し、その期間、本来の
表示データをアクセスできなくなるので、表示画面にノ
イズを生じてしまう。このため、一般には、ＣＰＵのア
クセスは垂直及び水平ブランキング期間に行うようにし
ている。 【０００３】しかし、このようにすると、ＣＰＵがビデ
オＲＡＭをアクセスする場合、常に表示系のタイミング
を意識しなければならず、しかも、一部の期間しかビデ
オＲＡＭをアクセスできないので、アクセスに必要とす
る時間が長くなり、また、その処理も複雑になってしま
う。 【０００４】そこで、表示のためのアクセス期間に時分
割でＣＰＵのアクセス期間を割り当てると共に、このＣ
ＰＵのアクセス期間になるまで、ＣＰＵにウエイトをか
け、表示タイミングに関係なくＣＰＵがアクセスできる
ようにした方法が考えられている。 【０００５】 【発明が解決しようとする課題】しかしながら、この方
法では、表示系のクロックとＣＰＵのクロックとが非同
期のとき、ＣＰＵがウエイト信号を受け付けるタイミン
グが毎回異なってしまい、このため、ビデオＲＡＭの最
小アクセスタイムよりも多くの時間をＣＰＵに割り当て
る必要を生じてしまい、アクセスタイムを有効に用いる
ことができない。 【０００６】この発明は、このような課題に鑑みてなさ
れたものであり、ＤＭＡ(Direct Memory Access)が行わ
れるビデオＲＡＭに対して、ＣＰＵが表示タイミングを
意識する必要がないと共に、ビデオＲＡＭの最小アクセ
スタイムでＣＰＵのアクセスができるメモリ制御装置を
提供することを目的とする。 【０００７】 【課題を解決するための手段】本発明のメモリ制御回路
は、表示用クロックを含む所定のタイミング信号に基づ
いて表示アドレス信号を発生する表示アドレス発生回路
と、ビデオデータを記憶するメモリと、メモリに書き込
まれるビデオデータ及びこのビデオデータの書き込みア
ドレス信号を生成し、メモリに読み出しアドレス信号を
供給してメモリからビデオデータを取り込むＣＰＵと、
このＣＰＵから出力される書き込みアドレス信号及び読
み出しアドレス信号と、表示アドレス発生回路から出力
される表示アドレス信号とを選択的にメモリに供給する
アドレス選択回路と、表示用クロックの所定のサイクル
期間をｎ（ｎは３以上の整数）個にした各期間のうち、
メモリから単位量のビデオデータが表示用として読み出
される特定の期間を指定する表示用リード信号を形成し
てメモリに供給する形成回路と、特定の期間に表示用リ
ード信号をメモリに供給し、特定の期間以外の期間にＣ
ＰＵから出力されるビデオデータ及びこのビデオデータ
の書き込みアドレス信号または読み出しアドレス信号を
メモリに供給すると共に、ＣＰＵに送出されるビデオデ
ータをメモリから出力する制御回路とを備えたメモリ制
御回路において、制御回路は、形成回路に表示用クロッ
クを供給すると共に、表示用クロックに基づいて、メモ
リに対するアクセスを許可するアクセス許可期間と、当
該アクセスを禁止するアクセス禁止期間とを設定する期
間設定手段と、ＣＰＵからアクセス要求があった場合
に、アクセス許可期間に含まれる単位期間のうち、アク
セス要求があった時点の次の単位期間の開始時点から当
該単位期間にかけてＣＰＵによるアクセスを許可すると
共に次の単位期間の終了時点に許可を解除するアクセス
設定手段と、ＣＰＵからアクセス要求があった時点から
アクセス設定手段によるアクセス許可が設定ざれる次の
単位期間の終了時点にかけてＣＰＵをウェイト状態にす
ると共に次の単位期間の終了時点にウェイト状態を解除
するウェイト設定手段と、アクセス要求が読み出し要求
である場合に、アクセス設定手段によるアクセス許可に
基づいて、メモリからの読み出しデータを読み出しデー
タ保持手段に保持し、ウェイト設定手段によるウェイト
解除に基づいて、読み出しデータ保持手段に保持されて
いる読み出しデータをＣＰＵに送出するデータ読み出し
手段と、アクセス要求が書き込み要求である場合に、ア
クセス許可手段によるアクセス許可に基づいて、ＣＰＵ
からの書き込みデータをメモリに書き込むデータ書き込
み手段とを備えたものである。 【０００８】 【作用】本発明のメモリ制御回路は、表示アドレス発生
回路により表示用クロックを含む所定のタイミング信号
に基づいて表示アドレス信号を発生し、メモリによりビ
デオデータを記憶し、ＣＰＵによりメモリに書き込まれ
るビデオデータ及びこのビデオデータの書き込みアドレ
ス信号を生成し、メモリに読み出しアドレス信号を供給
してメモリからビデオデータを取り込み、アドレス選択
回路によりこのＣＰＵから出力される書き込みアドレス
信号及び読み出しアドレス信号と、表示アドレス発生回
路から出力される表示アドレス信号とを選択的にメモリ
に供給し、形成回路により表示用クロックの所定のサイ
クル期間をｎ（ｎは３以上の整数）個にした各期間のう
ち、メモリから単位量のビデオデータが表示用として読
み出される特定の期間を指定する表示用リード信号を形
成してメモリに供給し、制御回路により特定の期間に表
示用リード信号をメモリに供給し、特定の期間以外の期
間にＣＰＵから出力されるビデオデータ及びこのビデオ
データの書き込みアドレス信号または読み出しアドレス
信号をメモリに供給すると共に、ＣＰＵに送出ざれるビ
デオデータをメモリから出力するメモリ制御回路におい
て、制御回路は、期間設定手段により形成回路に表示用
クロックを供給すると共に、表示用クロックに基づい
て、メモリに対するアクセスを許可するアクセス許可期
間と、当該アクセスを禁止するアクセス禁止期間とを設
定し、アクセス設定手段によりＣＰＵからアクセス要求
があった場合に、アクセス許可期間に含まれる単位期間
のうち、アクセス要求があった時点の次の単位期間の開
始時点から当該単位期間にかけてＣＰＵによるアクセス
を許可すると共に次の単位期間の終了時点に許可を解除
し、ウェイト設定手段によりＣＰＵからアクセス要求が
あった時点からアクセス設定手段によるアクセス許可が
設定される次の単位期間の終了時点にかけてＣＰＵをウ
ェイト状態にすると共に次の単位期間の終了時点にウェ
イト状態を解除し、データ読み出し手段においてアクセ
ス要求が読み出し要求である場合に、アクセス設定手段
によるアクセス許可に基づいて、メモリからの読み出し
データを読み出しデータ保持手段に保持し、ウェイト設
定手段によるウェイト解除に基づいて、読み出しデータ
保持手段に保持されている読み出しデータをＣＰＵに送
出し、データ書き込み手段によりアクセス要求が書き込
み要求である場合に、アクセス許可手段によるアクセス
許可に基づいて、ＣＰＵからの書き込みデータをメモリ
に書き込むものである。 【０００９】 【実施例】以下この発明の一例について説明しよう。な
お、以下の例においては、受像管における表示は、図２
に示すように、２５６ドット（横）×２０４ライン
（縦）であり、ビデオＲＡＭの１つのアドレスの１バイ
ト（ビットｂ7 〜ｂ0 ）が１つのラインに横８ドットと
して表示されるものとする。従って、ビデオＲＡＭは、
横方向が３２バイト（番地）、縦方向が２０４バイト
（番地）のサイズとなる。 【００１０】図１において、１は８ビット並列処理のＣ
ＰＵ、例えばＺ−８０Ａ（または相当品）を示し、この
ＣＰＵ１は、例えば図３及び図４に示すようなタイミン
グを有する。すなわち、図３Ａ，ＢはＣＰＵ１のメモリ
リードサイクル及びメモリライトサイクルを示し、図４
Ａ，Ｂはそのメモリリードサイクル及びメモリライトサ
イクル中にウエイト信号によりウエイトがかかった場合
を示す。そして、これらの図において、 φ ：クロック ／ＭＲＥＱ：メモリリクエスト信号（ここで、符号／Ｍ
ＲＥＱのうち、記号「／」は反転を意味する。以下、記
号「／」は原則として反転を意味するものとする。） ／ＲＤ ：リード信号 ／ＷＲ ：ライト信号 ／ＷＡＩＴ：ウエイト信号 である。なお、クロックφの周波数は例えば４ＭＨｚで
あり、その波形を図５Ｇに示す。 【００１１】また、図１において、２はビデオＲＡＭを
示し、これは上述のように３２×２０４バイト（番地）
のアドレスを有する。なお、このビデオＲＡＭ２のアク
セスタイムは、例えば３００ｎ秒である。 【００１２】さらに、３は８ビットの並列入力直列出力
のシフトレジスタ、４は受像管を示し、レジスタ３によ
りビデオＲＡＭ２からの並列データが直列データに変換
されて受像管４に供給される。 【００１３】また、５は表示系のタイミング信号の形成
回路を示し、この回路５において、図５Ａに示すような
表示用クロックＤＳＣＫ，水平表示パルスＰｈ，垂直表
示パルスＰｖなどが形成される。この場合、クロックＤ
ＳＣＫの１サイクルが受像管４に表示されるドットの１
つの表示期間に対応し、従って、クロックＤＳＣＫの８
サイクルがビデオＲＡＭ２の１バイトのデータ（単位量
のビデオデータ）表示期間に対応する。なお、このクロ
ックＤＳＣＫの周波数は例えば５．７３ＭＨｚである。
また、図５Ａ，Ｇでは、クロックφとＤＳＣＫとが作図
の都合上同期しているように示されているが、これらは
非同期でよい。 【００１４】さらに、水平表示パルスＰｈは、水平方向
（横方向）における表示期間に“１”になる信号であ
り、垂直表示パルスＰｖは垂直方向（縦方向）における
表示期間に“１”になる信号で、それぞれ受像管４の表
示領域の横幅及び縦幅に対応する。さらに、１１は８進
カウンタを示し、このカウンタ１１には水平表示パルス
Ｐｈがクリア入力／ＣＬとして供給されると共に、表示
用クロックＤＳＣＫがカウント入力ＣＫとして供給さ
れ、従って、そのカウント出力ＱA〜ＱC 及びキャリア
出力ＣＲは図５Ｂ〜Ｅに示すように変化する。そして、
この信号ＱA 〜ＱC が表示用リード信号形成回路１４に
供給される。 【００１５】この形成回路１４は、図５に示すように、
１バイトの表示期間（クロックＤＳＣＫの８サイクル期
間）を順に期間τ1 〜τ4 に４等分するとき、図５Ｆに
示すように、期間τ4 にやや遅れて（遅れなくてもよ
い）“０”になる表示用リード信号／ＤＳＲＤを形成す
るものである。 【００１６】ここで、期間τ4 はビデオＲＡＭ２に対し
て表示系がデータを読み出すための期間であり、期間τ
1 〜τ3 はＣＰＵ１がビデオＲＡＭ２をアクセスするた
めの期間であり、そのアクセスは期間τ1 〜τ3 のうち
の任意の１つの期間に行われる。 【００１７】そして、信号／ＤＳＲＤがオア回路３１を
通じてビデオＲＡＭ２にチップセレクト信号／ＣＳとし
て供給される。従って、少なくとも期間τ4にはビデオ
ＲＡＭ２はチップセレクトされることになる。 【００１８】さらに、１２は３１進カウンタを示し、こ
れには水平表示パルスＰｈがクリア入力／ＣＬとして供
給されると共に、カウンタ１１のキャリ出力ＣＲがカウ
ント入力ＣＫとして供給されてビデオＲＡＭ２の表示用
の横方向のアドレス（下位アドレスＡ0 〜Ａ4 ）が形成
される。また、１３は２０４進カウンタを示し、これに
は垂直表示パルスＰｖがクリア入力／ＣＬとして供給さ
れると共に、パルスＰｈがカウント入力ＣＫとして供給
されてビデオＲＡＭ２の表示用の縦方向のアドレス（上
位アドレスＡ5 〜Ａ12）が形成される。 【００１９】そして、これらカウンタ１２の出力ＱA 〜
ＱE 及びカウンタ１３の出力ＱA 〜ＱG が、アドレスセ
レクタ１６の入力Ａに供給されると共に、ＣＰＵ１から
アドレス信号Ａ0 〜Ａ12がセレクタ１６の入力Ｂに供給
され、セレクタ１６の出力ＹがビデオＲＡＭ２にアドレ
スＡ0 〜Ａ12として供給される。 【００２０】また、２１はバスドライバ、２２は３ステ
ートのラッチを示し、ＣＰＵ１がビデオＲＡＭ２をアク
セスする場合、ＣＰＵ１からのデータＤ0 〜Ｄ7 はバス
ドライバ２１を通じてビデオＲＡＭ２に供給され、ビデ
オＲＡＭ２からのデータＤ0 〜Ｄ7 はラッチ２２を通じ
てＣＰＵ１に供給される。また、２３はアドレスデコー
ダを示し、これにはＣＰＵ１のアドレス信号Ａ13〜Ａ15
が供給されると共に、ＣＰＵ１からメモリリクエスト信
号／ＭＲＥＱが供給されてビデオＲＡＭ２をチップセレ
クトする信号ＣＳＶが形成される。 【００２１】さらに、２４，２５は、フラグ形成回路を
示す。この形成回路２４，２５は、若干のロジック回路
及びＲＳフリップフロップ回路などにより構成されてＣ
ＰＵアクセスフラグＣＰＦＬ及びＣＰＵウエイトフラグ
ＷＴＦＬを形成するためのものである。すなわち、フラ
グＣＰＦＬは、ＣＰＵ１によるアクセス期間を示すフラ
グで、図５Ｈ，Ｌに示すように、ＣＳＶ＝“１”である
期間のうちの最初の期間τｉ（ｉ＝１〜３）だけ“１”
になる信号であり、フラグＷＴＦＬは、ＣＰＵ１に対す
るウエイトを解除するためのフラグで、図５Ｏに示すよ
うにフラグＣＰＦＬの立ち下がりにより“０”になり、
ＣＳＶ＝“０”の期間のうちの最初の期間τｉの開始時
点に“１”になる信号である。このため、形成回路２
４，２５には、カウンタ１１の出力ＱA 〜ＱC と、クロ
ックＤＳＣＫと、信号ＣＳＶとが供給されると共に、形
成回路２５にはさらにフラグＣＰＦＬが供給される。 【００２２】そして、フラグＣＰＦＬがアドレスセレク
タ１６にセレクト入力Ｓとして供給され、Ｓ（＝ＣＰＦ
Ｌ）＝“０”のときＹ＝Ａ，Ｓ＝“１”のときＹ＝Ｂの
セレクトが行われる。また、フラグＷＴＦＬと、信号Ｃ
ＳＶとがナンド回路３２に供給され、そのナンド出力／
Ｑ32がＣＰＵ１にウエイト信号／ＷＡＩＴとして供給さ
れる。従って、ＣＰＵ１によりビデオＲＡＭ２がアドレ
スされていないとき、及びフラグＷＴＦＬが“０”のと
きにはＣＰＵ１にウエイトはかからない。 【００２３】さらに、２６はライト信号形成回路、２７
はリード信号形成回路を示し、これらは、ＣＰＵ１がビ
デオＲＡＭ２をアクセスする場合、その可能期間にメモ
リ仕様に対応したライト信号／ＣＰＷＲ及びリード信号
／ＣＰＲＤを形成するためのものである。このため、Ｃ
ＰＵ１からのリード信号／ＲＤ及びライト信号／ＷＲが
インバータ３３，３４を通じてナンド回路３５，３６に
それぞれ供給されると共に、信号ＣＳＶがナンド回路３
５，３６にそれぞれ供給され、そのナンド出力／Ｑ35，
／Ｑ36が形成回路２７，２６にそれぞれ供給される。さ
らに、形成回路２６，２７にはフラグＣＰＦＬ及びクロ
ックＤＳＣＫも供給される。 【００２４】そして、形成回路２６からのライト信号／
ＣＰＷＲが、ビデオＲＡＭ２にリード・ライト信号Ｒ／
／Ｗ（符号Ｒ／／Ｗのうち、左側の記号「／」は「反
転」を表すのではなく「または」を表す。）として供給
されると共に、バスドライバ２１にアウトプットイネー
ブル信号／ＯＥとして供給される。また、リード信号形
成回路２７からのリード信号／ＣＰＲＤが、オア回路３
１を通じてビデオＲＡＭ２にチップセレクト信号／ＣＳ
として供給される共に、ラッチ２２にクロック／ＣＫと
して供給され、信号／ＣＰＲＤの立ち上がりによりラッ
チ２２のラッチが行われる。さらに、ナンド回路３５の
出力／Ｑ35がラッチ２２にアウトプットイネーブル信号
／ＯＥとして供給される。 【００２５】また、ＣＰＵ１には、プログラムの書き込
まれているＲＯＭ、ワークエリア用のＲＡＭ及び周辺回
路などが接続されるが、これらについては図示及び説明
を省略する。 【００２６】このような構成によれば、図５Ｆに示すよ
うに、期間τ４には、信号／ＤＳＲＤは、”１”から”
０”になると共に、この信号／ＤＳＲＤがオア回路３１
を通じてビデオＲＡＭ２にチップセレクト信号／ＣＳと
して供給される。また、図５Ｌに示すように、期間τ４
には信号ＣＰＦＬは”０”なので、アドレスセレクタ１
６はＹ＝Ａであり、カウンタ１２、１３により形成され
た表示用のアドレス信号がアドレスセレクタ１６を通じ
でビデオＲＡＭ２に供給される。さらに、図５Ｎに示す
ように、期間τ４には、ライト信号／ＣＰＷＲは”１”
なので、ビデオＲＡＭ２はリードモードである。 【００２７】従って、期間τ4 には、ビデオＲＡＭ２の
アドレスのうち、表示系のカウンタ１２，１３からのア
ドレス信号で指定されるアドレスからデータが取り出さ
れる。 【００２８】そして、この取り出されたデータは、シフ
トレジスタ３に並列にロードされると共に、レジスタ３
から直列に読み出されて受像管４に供給される。従っ
て、受像管４には、ビデオＲＡＭ２のデータがドットに
より表示される。 【００２９】一方、任意の時点、例えば期間τ1 内の時
点ｔ1 にビデオＲＡＭ２に対するＣＰＵ１の読み出し要
求を生じたとする（この要求は、図３及び図４にも示す
ようにクロックφに同期して／ＭＲＥＱ＝“０”，／Ｒ
Ｄ＝“０”となることにより知られる）。 【００３０】すると、図５Ｈに示すように、時点ｔ1 に
ビデオＲＡＭ２のチップセレクト信号ＣＳＶが“０”か
ら“１”になると共に、このとき、ウエイトフラグＷＴ
ＦＬは“１”なので、図５Ｉに示すように、ナンド出力
／Ｑ32は時点ｔ1 に“１”から“０”になり、これによ
りＣＰＵ１にはウエイトがかかる。そして、この場合、
時点ｔ1 には、図５Ｊに示すようにリード信号／ＲＤが
“１”から“０”になっていると共に、ＣＰＵアドレス
信号Ａ0 〜Ａ15も出力されているが、ＣＰＵ１がウエイ
ト状態に入ることにより、これら信号／ＲＤ，Ａ0 〜Ａ
15の状態はウエイトが解除されるまで保持される。 【００３１】そして、時点ｔ1 後の最初のＣＰＵアクセ
ス期間τｉ，すなわち、図５では期間τ2 になると、図
５Ｊに示すようにＣＰＵアクセスフラグＣＰＦＬが
“０”から“１”になるので、アドレスセレクタ１６は
Ｙ＝Ｂとなり、図５Ｐに示すようにＣＰＵ１のアドレス
信号Ａ0 〜Ａ12がセレクタ１６を通じてビデオＲＡＭ２
に供給される。また、時点ｔ1 にＣＳＶ＝“１”，／Ｒ
Ｄ＝“０”になることにより、時点ｔ1 からナンド出力
Ｑ35が“１”から“０”になると共に、期間τ2 にはＣ
ＰＦＬ＝“１”なので、これら信号により形成されるリ
ード信号／ＣＰＲＤが図５Ｍに示すように期間τ2 にや
や遅れて（この遅れはＲＡＭ２に対応して与えられたも
の）“１”から“０”になり、この信号／ＣＰＲＤがオ
ア回路３１を通じてビデオＲＡＭ２にチップセレクト信
号／ＣＳとして供給される。さらに、期間τ2 には図５
Ｎに示すように、ライト信号／ＣＰＷＲは“１”なの
で、ビデオＲＡＭ２はリードモードである。 【００３２】従って、図５Ｑに示すように、期間τ2 か
らやや遅れた期間に、ビデオＲＡＭ２のアドレスのう
ち、ＣＰＵ１により指定されたアドレスからデータが読
み出される。 【００３３】そして、期間τ2 の終了時点ｔ2 になる
と、信号ＣＰＦＬは“１”から“０”になるが、この立
ち下がりによりビデオＲＡＭ２から読み出されているデ
ータがラッチ２２にラッチされる。 【００３４】さらに、時点ｔ2 にＣＰＦＬ＝“０”にな
ると、これにより図５Ｏに示すようにウエイトフラグＷ
ＴＦＬが“１”から“０”にセットされ、従って、時点
ｔ2 からＱ32＝“１”になり、ＣＰＵ１のウエイトは解
除される。 【００３５】そして、このウエイトが解除された時点ｔ
2 では、／ＲＤ＝“０”であると共に、この信号／ＲＤ
がラッチ２２にアウトプットイネーブル信号／ＯＥとし
て供給されているので、ラッチ２２から先ほどのデータ
が取り出されると共に、ＣＰＵ１に取り込まれる。 【００３６】そして、時点ｔ3 になると、信号／ＭＲＥ
Ｑが“０”から“１”になるので、信号ＣＳＶは“１”
から“０”になる。なお、信号／ＲＤも時点ｔ3 に
“０”から“１”になる。 【００３７】さらに、時点ｔ3 後の最初の期間τｉ，図
５では次の期間τ1 の開始時点になると、信号ＷＴＦＬ
は“０”から“１”にリセットされる。 【００３８】以上が、ＣＰＵ１がビデオＲＡＭ２のデー
タを読み取るときの動作である。 【００３９】また、任意の時点、例えば期間τ2 内の時
点ｔ11にビデオＲＡＭ２に対するＣＰＵ１の書き込み要
求を生じたとする。 【００４０】すると、時点ｔ１１に信号／ＭＲＥＱが”
１”から”０”になり、時点ｔ１の場合と同様にして期
間τ３にＣＰＦＬ＝”１”になり、ビデオＲＡＭ２のア
ドレスがＣＰＵ１により指定される。そして、この場
合、時点ｔ１１からＣＰＵ１のデータＤ０〜Ｄ７が出力
されていると共に、図５Ｋに示すように、期間τ３には
ライト信号／ＷＲは”１”から”０”になっているの
で、図５Ｎに示すように、期間τ３にやや遅れてライト
信号／ＣＰＷＲが”１”から”０”になる。従って、こ
のとき、ＣＰＵ１からデータＤ０〜Ｄ７がバスドライバ
２１を通じてビデオＲＡＭ２のアドレスのうち、ＣＰＵ
１により指定されたアドレスに書き込まれる。 【００４１】そして、期間τ3 が過ぎると、上述の読み
出し時と同様の過程をへてＣＰＵ１のビデオＲＡＭ２へ
の書き込み動作を終わる。 【００４２】なお、期間τ4 にＣＰＵ１がビデオＲＡＭ
２のアクセスを要求する場合もあるが、この場合には、
期間τ4 なので、フラグＣＰＦＬは“０”のままであ
り、従って、フラグＷＴＦＬも“１”のままであるから
そのＣＰＵ１のアクセス要求時、直ちに／Ｑ32＝“０”
となってＣＰＵ１はウエイト状態に入ってしまう。従っ
て、期間τ4 には表示系の動作が上述のように正常に行
われ、次の期間τ1 になったとき、ＣＰＵ１のアクセス
が上述のように行われる。 【００４３】こうして、この発明によれば、ＣＰＵ１が
ビデオＲＡＭ２のデータを読み取る場合には、ＣＰＵ１
にウエイトをかけると共に、ビデオＲＡＭ２からのデー
タを一度ラッチ２２に取り込んでおいてＣＰＵ１のウエ
イト解除後にラッチ２２に取り込んでおいたデータをＣ
ＰＵ１に読み込む、一方、ＣＰＵ１がビデオＲＡＭ２に
データを書き込む場合には、ＣＰＵ１のウエイトをかけ
ると共に、ビデオＲＡＭ２への書き込みが可能な時間だ
けバスドライバ２１を通じてビデオＲＡＭ２にＣＰＵ１
からのデータを書き込み、その後ウエイトを解除するよ
うにしているので、ＣＰＵ１のウエイトの検出タイミン
グに関係なく、ビデオＲＡＭ２の最小アクセスタイムで
データのアクセスができる。 【００４４】なお、上述において、ＣＰＵ１は６８００
系のものでもよい。また、テレテキストなどにおいてＤ
ＭＡによりＲＡＭにデータが書き込まれる場合にも、こ
の発明を適用できる。 【００４５】 【発明の効果】本発明のメモリ制御回路は、表示用クロ
ックを含む所定のタイミング信号に基づいて表示アドレ
ス信号を発生する表示アドレス発生回路と、ビデオデー
タを記憶するメモリと、メモリに書き込まれるビデオデ
ータ及びこのビデオデータの書き込みアドレス信号を生
成し、メモリに読み出しアドレス信号を供給してメモリ
からビデオデータを取り込むＣＰＵと、このＣＰＵから
出力される書き込みアドレス信号及び読み出しアドレス
信号と、表示アドレス発生回路から出力される表示アド
レス信号とを選択的にメモリに供給するアドレス選択回
路と、表示用クロックの所定のサイクル期間をｎ（ｎは
３以上の整数）個にした各期間のうち、メモリから単位
量のビデオデータが表示用として読み出される特定の期
間を指定する表示用リード信号を形成してメモリに供給
する形成回路と、特定の期間に表示用リード信号をメモ
リに供給し、特定の期間以外の期間にＣＰＵから出力さ
れるビデオデータ及びこのビデオデータの書き込みアド
レス信号または読み出しアドレス信号をメモリに供給す
ると共に、ＣＰＵに送出されるビデオデータをメモリか
ら送出する制御回路とを備えたメモリ制御回路におい
て、制御回路は、形成回路に表示用クロックを供給する
と共に、表示用クロックに基づいて、メモリに対するア
クセスを許可するアクセス許可期間と、当該アクセスを
禁止するアクセス禁止期間とを設定する期間設定手段
と、ＣＰＵからアクセス要求があった場合に、アクセス
許可期間に含まれる単位期間のうち、アクセス要求があ
った時点の次の単位期間の開始時点から当該単位期間に
かけてＣＰＵによるアクセスを許可すると共に次の単位
期間の終了時点に許可を解除するアクセス設定手段と、
ＣＰＵからアクセス要求があった時点からアクセス設定
手段によるアクセス許可が設定される次の単位期間の終
了時点にかけてＣＰＵをウェイト状態にすると共に次の
単位期間の終了時点にウェイト状態を解除するウェイト
設定手段と、アクセス要求が読み出し要求である場合
に、アクセス設定手段によるアクセス許可に基づいて、
メモリからの読み出しデータを読み出しデータ保持手段
に保持し、ウェイト設定手段によるウェイト解除に基づ
いて、読み出しデータ保持手段に保持されている読み出
しデータをＣＰＵに送出するデータ読み出し手段と、ア
クセス要求が書き込み要求である場合に、アクセス許可
手段によるアクセス許可に基づいて、ＣＰＵからの書き
込みデータをメモリに書き込むデータ書き込み手段とを
備えたので、ＣＰＵが表示タイミングを意識する必要が
ないと共に、メモリの最小アクセスタイムでＣＰＵのア
クセスができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明によるメモリ制御回路の一実施例の構成
を示す回路ブロック図である。 【図２】受像管上の表示動作説明に供される線図であ
る。 【図３】図１に示すメモリ制御回路のうち、ＣＰＵのメ
モリリードサイクルおよびメモリライトサイクルの動作
説明に供されるタイミング図である。 【図４】図１に示すメモリ制御回路のうち、ＣＰＵのメ
モリリードサイクルおよびメモリライトサイクル中に、
ウエイト信号によりウエイトがかかった場合の動作説明
に供されるタイミング図である。 【図５】図１に示すメモリ制御回路の動作説明に供され
るタイミング図である。 【符号の説明】 １ ＣＰＵ ２ ビデオＲＡＭ １１ ８進カウンタ １２ ３１進カウンタ １３ ２０４進カウンタ １４ 表示用リード信号形成回路
を示す回路ブロック図である。 【図２】受像管上の表示動作説明に供される線図であ
る。 【図３】図１に示すメモリ制御回路のうち、ＣＰＵのメ
モリリードサイクルおよびメモリライトサイクルの動作
説明に供されるタイミング図である。 【図４】図１に示すメモリ制御回路のうち、ＣＰＵのメ
モリリードサイクルおよびメモリライトサイクル中に、
ウエイト信号によりウエイトがかかった場合の動作説明
に供されるタイミング図である。 【図５】図１に示すメモリ制御回路の動作説明に供され
るタイミング図である。 【符号の説明】 １ ＣＰＵ ２ ビデオＲＡＭ １１ ８進カウンタ １２ ３１進カウンタ １３ ２０４進カウンタ １４ 表示用リード信号形成回路
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フロントページの続き
(56)参考文献 特開 昭57−155584（ＪＰ，Ａ)
特開 昭57−99686（ＪＰ，Ａ)
特開 昭57−168293（ＪＰ，Ａ)
特開 昭54−47242（ＪＰ，Ａ)
特開 昭57−154286（ＪＰ，Ａ)
特開 昭54−139432（ＪＰ，Ａ)
実開 昭55−169573（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．表示用クロックを含む所定のタイミング信号に基づ
いて表示アドレス信号を発生する表示アドレス発生回路
と、 ビデオデータを記憶するメモリと、 上記メモリに書き込まれるビデオデータ及びこのビデオ
データの書き込みアドレス信号を生成し、上記メモリに
読み出しアドレス信号を供給して上記メモリから上記ビ
デオデータを取り込むＣＰＵと、 上記ＣＰＵから出力される上記書き込みアドレス信号及
び読み出しアドレス信号と、上記表示アドレス発生回路
から出力される上記表示アドレス信号とを選択的に上記
メモリに供給するアドレス選択回路と、 上記表示用クロックの所定のサイクル期間をｎ（ｎは３
以上の整数）個にした各期間のうち、上記メモリから単
位量のビデオデータが表示用として読み出される特定の
期間を指定する表示用リード信号を形成して上記メモリ
に供給する形成回路と、 上記特定の期間に上記表示用リード信号を上記メモリに
供給し、上記特定の期間以外の期間に上記ＣＰＵから出
力される上記ビデオデータ及びこのビデオデータの書き
込みアドレス信号または読み出しアドレス信号を上記メ
モリに供給すると共に、上記ＣＰＵに送出されるビデオ
データを上記メモリから出力する制御回路とを備えたメ
モリ制御回路において、 上記制御回路は、 上記形成回路に上記表示用クロックを供給すると共に、
上記表示用クロックに基づいて、上記メモリに対するア
クセスを許可するアクセス許可期間と、当該アクセスを
禁止するアクセス禁止期間とを設定する期間設定手段
と、 上記ＣＰＵからアクセス要求があった場合に、上記アク
セス許可期間に含まれる単位期間のうち、上記アクセス
要求があった時点の次の単位期間の開始時点から当該単
位期間にかけて上記ＣＰＵによるアクセスを許可すると
共に上記次の単位期間の終了時点に上記許可を解除する
アクセス設定手段と、 上記ＣＰＵからアクセス要求があった時点から上記アク
セス設定手段によるアクセス許可が設定される次の単位
期間の終了時点にかけて上記ＣＰＵをウェイト状態にす
ると共に上記次の単位期間の終了時点に上記ウェイト状
態を解除するウェイト設定手段と、 上記アクセス要求が読み出し要求である場合に、上記ア
クセス設定手段によるアクセス許可に基づいて、上記メ
モリからの読み出しデータを読み出しデータ保持手段に
保持し、上記ウェイト設定手段によるウェイト解除に基
づいて、上記読み出しデータ保持手段に保持されている
読み出しデータを上記ＣＰＵに送出するデータ読み出し
手段と、 上記アクセス要求が書き込み要求である場合に、上記ア
クセス許可手段によるアクセス許可に基づいて、上記Ｃ
ＰＵからの書き込みデータをメモリに書き込むデータ書
き込み手段と、 を備えたことを特徴とするメモリ制御回路。２． 上記アクセス禁止期間において、上記メモリから
アドレス順次にデータを読み出して、ビデオデータとし
て表示装置に送出するビデオデータ読出し手段を有する
ことを特徴とする請求項１記載のメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309059A JP2698497B2 (ja) | 1991-11-25 | 1991-11-25 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3309059A JP2698497B2 (ja) | 1991-11-25 | 1991-11-25 | メモリ制御回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20166182A Division JPS5991559A (ja) | 1982-11-17 | 1982-11-17 | メモリの書き込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0535232A JPH0535232A (ja) | 1993-02-12 |
| JP2698497B2 true JP2698497B2 (ja) | 1998-01-19 |
Family
ID=17988385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3309059A Expired - Lifetime JP2698497B2 (ja) | 1991-11-25 | 1991-11-25 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698497B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2601997A (en) * | 1996-04-18 | 1997-11-07 | Lord Corporation | Epoxy adhesive compositions and methods of making same |
| US6740192B1 (en) | 1999-09-27 | 2004-05-25 | Georgia Tech Research Corp. | Joining electroconductive materials with electroconductive adhesive containing epoxide-modified polyurethane |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447424A (en) * | 1977-09-21 | 1979-04-14 | Toshiba Corp | Picture memory unit |
| JPS5468989A (en) * | 1977-11-12 | 1979-06-02 | Nippon Telegr & Teleph Corp <Ntt> | Forming of plastic insulated wire |
| JPS5799686A (en) * | 1980-12-11 | 1982-06-21 | Omron Tateisi Electronics Co | Display controller |
| JPS57154286A (en) * | 1981-03-17 | 1982-09-24 | Omron Tateisi Electronics Co | Display data renewal controller for scanning display |
| JPS57168293A (en) * | 1981-04-10 | 1982-10-16 | Hitachi Ltd | Display device for character figure |
-
1991
- 1991-11-25 JP JP3309059A patent/JP2698497B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535232A (ja) | 1993-02-12 |
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