JPS5945567A - メモリ書き込み制御回路 - Google Patents
メモリ書き込み制御回路Info
- Publication number
- JPS5945567A JPS5945567A JP57155242A JP15524282A JPS5945567A JP S5945567 A JPS5945567 A JP S5945567A JP 57155242 A JP57155242 A JP 57155242A JP 15524282 A JP15524282 A JP 15524282A JP S5945567 A JPS5945567 A JP S5945567A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- write
- ram
- memory
- ram11
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリの書き込み制御回路をこ係り、特にパー
ソナルコンビーータやCRTターミナルの表示用メモリ
に好適な書き込み制御回路に関する。
ソナルコンビーータやCRTターミナルの表示用メモリ
に好適な書き込み制御回路に関する。
コンピュータなどに使用される半導体メモリの大容量化
、低価格化は急速に進展しつつあり、マイクロプロセッ
サ(以下MPUと略す)を用いた比較的低価格のパーソ
ナルコンビーータなども大容量のメモリを内蔵するよう
になってきた。これらの半導体メモリのうち特に利用価
値の高い読み書き可能メモリ(以7’ RA Mと略す
)をパーソナルコンビー−りあるいはC1tT端末の表
示用RA M(以FV几A Mと略す)として用いた場
合の従来からの一般offな信成例を第1図に示す。第
1図において1は1〜11) Uアドレス信号、2は図
示せさる表示アドレス発生回路より与えられる表示アド
レス1百号、3はアドレス切換回路、4は表示期間信号
、5はV RA M領域選択信号、6は、Hき込み可能
信号、7はVIモAM有効化信号、8 ハV ILA
M 、 91i M、 P U −i’−タバス、10
はM P Uからの読みpき信号である。表示期間には
、表示期間信号4により選択された上記表示読み出し信
号2がアドレス切換回路3を介して1フレーl、周期で
くり返しV’RAM8へ与えられる。この時、Vl(、
AM有効化信号7も有効化され、書き込み可能悟シ(6
は無効化される。この結果Vl(AM8より映1象情報
が順次読み出され、後段の図示せざる映像信号発生段で
映像信号に変換され、さらに図示せざるCR’l”表示
装置に送り込まれ可視鐵として出力される。一方、非表
示期間にはVRAM8にはM P Uアドレス信号1が
アドレス切換回路3を介して与えられる。ここで、図示
せさるM PUからVl(、AM8の内容を読み出した
場合、VRAM領域選択信号5が有効化され、それに供
ってVRAM有効化信号7も有効化される。この動作は
読み出し動作のため読み省き信号10は読み出し状態を
示す1H“レベルの才まであり、従って書き込み可能信
号6も′H“レベルのままで、読み出しモードとなる。
、低価格化は急速に進展しつつあり、マイクロプロセッ
サ(以下MPUと略す)を用いた比較的低価格のパーソ
ナルコンビーータなども大容量のメモリを内蔵するよう
になってきた。これらの半導体メモリのうち特に利用価
値の高い読み書き可能メモリ(以7’ RA Mと略す
)をパーソナルコンビー−りあるいはC1tT端末の表
示用RA M(以FV几A Mと略す)として用いた場
合の従来からの一般offな信成例を第1図に示す。第
1図において1は1〜11) Uアドレス信号、2は図
示せさる表示アドレス発生回路より与えられる表示アド
レス1百号、3はアドレス切換回路、4は表示期間信号
、5はV RA M領域選択信号、6は、Hき込み可能
信号、7はVIモAM有効化信号、8 ハV ILA
M 、 91i M、 P U −i’−タバス、10
はM P Uからの読みpき信号である。表示期間には
、表示期間信号4により選択された上記表示読み出し信
号2がアドレス切換回路3を介して1フレーl、周期で
くり返しV’RAM8へ与えられる。この時、Vl(、
AM有効化信号7も有効化され、書き込み可能悟シ(6
は無効化される。この結果Vl(AM8より映1象情報
が順次読み出され、後段の図示せざる映像信号発生段で
映像信号に変換され、さらに図示せざるCR’l”表示
装置に送り込まれ可視鐵として出力される。一方、非表
示期間にはVRAM8にはM P Uアドレス信号1が
アドレス切換回路3を介して与えられる。ここで、図示
せさるM PUからVl(、AM8の内容を読み出した
場合、VRAM領域選択信号5が有効化され、それに供
ってVRAM有効化信号7も有効化される。この動作は
読み出し動作のため読み省き信号10は読み出し状態を
示す1H“レベルの才まであり、従って書き込み可能信
号6も′H“レベルのままで、読み出しモードとなる。
この結果、MPUアドレス信号1で指定されたアドレス
の内容がMPUデータバス9に出力される。次に、MP
UからVRAΔ=18へ嵜ぎ込みを行なう場合について
述べる。この時、VRAf〜■領域選択信号5が有効化
されるのに続いて、M P U読み書き信号10、書き
込み可能化信号6も有効化され、MPUデータバス9に
乗せられたデータが、MPUアドレス信号1で指定され
たアドレスに書き込まれる。
の内容がMPUデータバス9に出力される。次に、MP
UからVRAΔ=18へ嵜ぎ込みを行なう場合について
述べる。この時、VRAf〜■領域選択信号5が有効化
されるのに続いて、M P U読み書き信号10、書き
込み可能化信号6も有効化され、MPUデータバス9に
乗せられたデータが、MPUアドレス信号1で指定され
たアドレスに書き込まれる。
第2図に画面上の表示位置と、V凡人Mのアドレスとの
関係の1′l!iuを示した。第2図において、個々の
マス目は、実際には見えさる1文字表示領域であり、そ
の中の数字はやはり見えさる16進数で示したその位置
に対応するアドレスである。例えば、VJ、tAM8の
アドレス$4FζこJLSで規定された英字f−A J
の文字コード$41を書き込むと画面の右上角に[A」
の文才が表示され、次に空欄を示す文字コード$20を
同一アドレスに筈き込むと、先に表示されていた文字が
消去されるといった具合である。また、上記1文字表示
領域には又1二たけ′υなく予め定義した図形パターン
なとを組み合わせで絵を描くことも可能である。
関係の1′l!iuを示した。第2図において、個々の
マス目は、実際には見えさる1文字表示領域であり、そ
の中の数字はやはり見えさる16進数で示したその位置
に対応するアドレスである。例えば、VJ、tAM8の
アドレス$4FζこJLSで規定された英字f−A J
の文字コード$41を書き込むと画面の右上角に[A」
の文才が表示され、次に空欄を示す文字コード$20を
同一アドレスに筈き込むと、先に表示されていた文字が
消去されるといった具合である。また、上記1文字表示
領域には又1二たけ′υなく予め定義した図形パターン
なとを組み合わせで絵を描くことも可能である。
このような表示装置ζこぢいで、例えは一般にウィンド
スクロールと叶はれ画面中の予め(d定された一部の領
域だり行のせり上がりを行なおうとした場合、最大表示
文半舷の範囲内で任意の水平方向の文字数と垂直力向の
打破に対応可能なせり上がり処理ブロクラムが必要とな
り、処理が複雑となるため処理速度の低1:、ヅ[jグ
ラム容量の増大の原因となっでいた。その他、作表した
状態で表の枠ゆ題目は変化させり”内容のみを全て消去
したい場合や、画面上に既に一部かれた座標軸や文字を
損なうごとなく必要な演算結果をプロットしてゆく場合
など、いちいちそこは消去あるいは書き込みを行なって
よいアドレスか検査しなけれはならず処理速度が遅くな
る、プログラム容量が増大するなどの欠点があった。
スクロールと叶はれ画面中の予め(d定された一部の領
域だり行のせり上がりを行なおうとした場合、最大表示
文半舷の範囲内で任意の水平方向の文字数と垂直力向の
打破に対応可能なせり上がり処理ブロクラムが必要とな
り、処理が複雑となるため処理速度の低1:、ヅ[jグ
ラム容量の増大の原因となっでいた。その他、作表した
状態で表の枠ゆ題目は変化させり”内容のみを全て消去
したい場合や、画面上に既に一部かれた座標軸や文字を
損なうごとなく必要な演算結果をプロットしてゆく場合
など、いちいちそこは消去あるいは書き込みを行なって
よいアドレスか検査しなけれはならず処理速度が遅くな
る、プログラム容量が増大するなどの欠点があった。
本発明の目的は上記した従来技術の欠点をなくし、1ア
ドレス単位で几AMへの書き込み禁止を制御できる装置
を提供することにある。
ドレス単位で几AMへの書き込み禁止を制御できる装置
を提供することにある。
上記目的を達成するため、第1のRAMの1アドレスに
つき、さらに1ビツトの第2の高速RA Mを伺加し、
第1のRA M !?1書き込みを行なう際に同一アド
レスを第2のit A Mにも与え、第1のRAMへの
書き込み信号が発生ずるよりも早いタイミングで予め設
定しておいた第2のft A Mの内容を読み出し、そ
の出力により、上記書き込み信号の禁止を可能にしよう
とするものである。
つき、さらに1ビツトの第2の高速RA Mを伺加し、
第1のRA M !?1書き込みを行なう際に同一アド
レスを第2のit A Mにも与え、第1のRAMへの
書き込み信号が発生ずるよりも早いタイミングで予め設
定しておいた第2のft A Mの内容を読み出し、そ
の出力により、上記書き込み信号の禁止を可能にしよう
とするものである。
以下、本発明の一実施例を第3図により説明する。第3
図において、1〜10は第1図で同一番号を符した構成
要素と同じものである。11〜20が本実施例で新たに
付加した構成要素で11はi(AM、12は制御回路、
13は前記RA isI 11の領域選択信号、14は
ラッチ回路、15はモード選択信号、16.17はM
P Uデータバスの1ビツト、18はRAMIIの出力
データ、19は書き込み可能信号、20は有効化信号、
21はバッファである。
図において、1〜10は第1図で同一番号を符した構成
要素と同じものである。11〜20が本実施例で新たに
付加した構成要素で11はi(AM、12は制御回路、
13は前記RA isI 11の領域選択信号、14は
ラッチ回路、15はモード選択信号、16.17はM
P Uデータバスの1ビツト、18はRAMIIの出力
データ、19は書き込み可能信号、20は有効化信号、
21はバッファである。
次に本実施例の動作を詳細に説明する。第3図における
表示読み出しおよびI\(P Uからの読み出し動作は
、第1図で説明したのと基本的には同じで、ただ第1図
における負論理のオア回路、反転回路と負論理のアンド
回路が第3図では制御回路12に置き換わっているだけ
であるので説明は省略する。・iV P [Jからの育
き込み動作について、本実施例では以トに述べる2つの
モードを有している。第1のモードは、第1図で説明し
たの七同じ(、+VPLJから書き込イ)つとした場合
、前出の書き込み可能1R号6とVRAM有効化信号7
は必ず有効レベルである1L″となるモードで、ラッチ
回路14に、4 L’ Uから1ビツトデータ16を幇
き込み、前記ラッチ回路14の出力であるモード選択信
号15を通1著モードを示ずゝH“レベルに保持するこ
とにより設定できる。
表示読み出しおよびI\(P Uからの読み出し動作は
、第1図で説明したのと基本的には同じで、ただ第1図
における負論理のオア回路、反転回路と負論理のアンド
回路が第3図では制御回路12に置き換わっているだけ
であるので説明は省略する。・iV P [Jからの育
き込み動作について、本実施例では以トに述べる2つの
モードを有している。第1のモードは、第1図で説明し
たの七同じ(、+VPLJから書き込イ)つとした場合
、前出の書き込み可能1R号6とVRAM有効化信号7
は必ず有効レベルである1L″となるモードで、ラッチ
回路14に、4 L’ Uから1ビツトデータ16を幇
き込み、前記ラッチ回路14の出力であるモード選択信
号15を通1著モードを示ずゝH“レベルに保持するこ
とにより設定できる。
第2のモードは、前記モード選択信号15をゝL“レベ
ルに保持することをこより設定され、このモ−ド下では
、V’l’i、Alvi8のアドレスに対応するIL
A M 11の1ビツト出力データ18を′″H“レベ
ルにすることにより、VRA M 8−\の一層き込す
を禁止することが可1化となる。ここでt%AMIIは
VRAM8と同じrドレス数×1ビットのメモリ容量を
イJする高速比A Mで、上記第2のモード下での書き
込み時には、制御12路12の働きで上記第1のモード
下でのV FL A M有効化信号7と同じ信号が几A
MIIの有効化信号20として与えられる。この時、l
L、AMllの描き込み可能信号19は、通常時のV
、a A M 8の書き込み可能信号6七は逆で読み出
しを示す″H“レベルとなりV I(、A M 8に対
応するアドレスの内容が出力データ18として制御回路
12へ入力される。制御回路12では前記1ビット出力
データが禁止を示す1H“レベルの時にはVRA M領
域選択信号5および読み書き信号10を禁止し、′L”
レベルの時には許可して、VRAM有効化信号7および
書き込み可能信号6としてVH,AM8へ与える。
ルに保持することをこより設定され、このモ−ド下では
、V’l’i、Alvi8のアドレスに対応するIL
A M 11の1ビツト出力データ18を′″H“レベ
ルにすることにより、VRA M 8−\の一層き込す
を禁止することが可1化となる。ここでt%AMIIは
VRAM8と同じrドレス数×1ビットのメモリ容量を
イJする高速比A Mで、上記第2のモード下での書き
込み時には、制御12路12の働きで上記第1のモード
下でのV FL A M有効化信号7と同じ信号が几A
MIIの有効化信号20として与えられる。この時、l
L、AMllの描き込み可能信号19は、通常時のV
、a A M 8の書き込み可能信号6七は逆で読み出
しを示す″H“レベルとなりV I(、A M 8に対
応するアドレスの内容が出力データ18として制御回路
12へ入力される。制御回路12では前記1ビット出力
データが禁止を示す1H“レベルの時にはVRA M領
域選択信号5および読み書き信号10を禁止し、′L”
レベルの時には許可して、VRAM有効化信号7および
書き込み可能信号6としてVH,AM8へ与える。
第4図に上記第2の書き込みモード下でのタイミング図
を示す。左側に示した番号は第3図の構成要素番号と対
応している。才だ、破線はRAM11のデータが書き込
み許可を示す% L // L。
を示す。左側に示した番号は第3図の構成要素番号と対
応している。才だ、破線はRAM11のデータが書き込
み許可を示す% L // L。
ベルの場合である。V RAM領域選択信弓5が有効化
されVも下がるとRAMIIの有効化化÷320も立ら
ドがる。この時 、′Prき込り可能信号19は−(“
レベルに保持されたままてあZ・。+(、AMllのア
クセス時間tacを経過したタニ、出力データ18が確
屍する。削記出力デーク18け図示せさるプルアップ抵
抗の作用で出力が]・イインピーダンス状態の時には’
II“レバ゛ルにモ°4二行さねでいる。前記出力デー
タ1Bは読−Ji)き421号10およびVt(AIV
j領域選択信′@5と各々負論理のアンドを取り書き込
ろ可能信号62よびV it・へ〜j有効化信号7とし
てV’ H・AM8に入力される。
されVも下がるとRAMIIの有効化化÷320も立ら
ドがる。この時 、′Prき込り可能信号19は−(“
レベルに保持されたままてあZ・。+(、AMllのア
クセス時間tacを経過したタニ、出力データ18が確
屍する。削記出力デーク18け図示せさるプルアップ抵
抗の作用で出力が]・イインピーダンス状態の時には’
II“レバ゛ルにモ°4二行さねでいる。前記出力デー
タ1Bは読−Ji)き421号10およびVt(AIV
j領域選択信′@5と各々負論理のアンドを取り書き込
ろ可能信号62よびV it・へ〜j有効化信号7とし
てV’ H・AM8に入力される。
第5図に表示型間信号4が1νl [I Uアクセス可
能を示すsH“レベルで、Vl(、AIVf領域選択係
号5か1L“レベルの時の制御回路12の動作を示す真
理値表を示した。第5図において廟効化信号20が′1
1“レベルの時には出力データ18が1[)“レベルの
モードは存在しない。これは有効化信号20が’H“の
時には、RAMIIの出力!71ili子はハイインピ
ーダンス状態となり前述したように、図示せさるプルア
ップ抵抗の作用で出力1−夕信号18が1H“レベルに
自動的に保持されるためである。
能を示すsH“レベルで、Vl(、AIVf領域選択係
号5か1L“レベルの時の制御回路12の動作を示す真
理値表を示した。第5図において廟効化信号20が′1
1“レベルの時には出力データ18が1[)“レベルの
モードは存在しない。これは有効化信号20が’H“の
時には、RAMIIの出力!71ili子はハイインピ
ーダンス状態となり前述したように、図示せさるプルア
ップ抵抗の作用で出力1−夕信号18が1H“レベルに
自動的に保持されるためである。
次にRAMIIへのデータ書き込み動作について説明す
る。几AMIIの領域選択信号13は本実施例では図示
せざるバンク切換えスイッチを切換えた後V )L A
M8と同じ領域をアクセスする事により有効化され、
制御回路12を経て有効化信号20としてRAMIIに
与えられる。この時、MPUが書き込みを行なうと、読
み書き信号10は′L“レベルとなり、制御回路12を
経て書き込み可能信号19となる。一方、書き込みデー
タはデータバスの特定の1ビツト17を介してR,AM
llに書き込まれる。MPUが読み出しを行なうと書き
込み可能信号19は′H“、有効化信号20は′L“と
なりバッファ21を介して出力データ18の内容がデー
タバス9の特定ビットに出力される。
る。几AMIIの領域選択信号13は本実施例では図示
せざるバンク切換えスイッチを切換えた後V )L A
M8と同じ領域をアクセスする事により有効化され、
制御回路12を経て有効化信号20としてRAMIIに
与えられる。この時、MPUが書き込みを行なうと、読
み書き信号10は′L“レベルとなり、制御回路12を
経て書き込み可能信号19となる。一方、書き込みデー
タはデータバスの特定の1ビツト17を介してR,AM
llに書き込まれる。MPUが読み出しを行なうと書き
込み可能信号19は′H“、有効化信号20は′L“と
なりバッファ21を介して出力データ18の内容がデー
タバス9の特定ビットに出力される。
几AMIIの領域はバンク切換えを用いず、単にVR,
AM8と異なる領域に配置しても同様の効果が得ら、れ
るのは明らかであろう。
AM8と異なる領域に配置しても同様の効果が得ら、れ
るのは明らかであろう。
また、本実施例において、制御回路12は論理ゲートの
組合せ280M、PLAなと多くの手段で実現できるこ
とは同業者の容易に理解できるところである。
組合せ280M、PLAなと多くの手段で実現できるこ
とは同業者の容易に理解できるところである。
本実施例によれば、前述したウィンドウスクロールの場
合スフローフ領域宣言時に、その領域に対応するl(A
MIIの領域だけOを得き込み他の領域には1を書き込
んでおくことにより、全画面スクロール時と全く同じプ
ロクラムで行のせり上がり処理を行なうどとができソフ
トウェアの処理速度の向上が図れる。この効果は、DM
Aコントローラを使用したスクロールではただ1回の設
定で良いためより一層顕著である。
合スフローフ領域宣言時に、その領域に対応するl(A
MIIの領域だけOを得き込み他の領域には1を書き込
んでおくことにより、全画面スクロール時と全く同じプ
ロクラムで行のせり上がり処理を行なうどとができソフ
トウェアの処理速度の向上が図れる。この効果は、DM
Aコントローラを使用したスクロールではただ1回の設
定で良いためより一層顕著である。
また、画面の一部は表示内容を保持したままで、他の部
分を消去したり書き換えたりするのも前記RAMIIに
適当なデータを設定する事により容易に実現でき、処理
の高速化、プログラム容量の減少に寄与できる。
分を消去したり書き換えたりするのも前記RAMIIに
適当なデータを設定する事により容易に実現でき、処理
の高速化、プログラム容量の減少に寄与できる。
本発明によれは、しアドレス単位でRA Mへの書き込
みを禁止するように予め設定でき、ソフトウェアで書き
込んでよいアドレスか否かをその都度判定する必要がな
くなるので、ソフトウェア処理の単純化、高速化が可能
となり処理効率の向上が図れる上、ソフトウェアの簡略
化あるいは前出の全体スクロールと部分スクロール処理
の場合のように共通化を行なえるのでプログラム容量を
減らす効果もある。
みを禁止するように予め設定でき、ソフトウェアで書き
込んでよいアドレスか否かをその都度判定する必要がな
くなるので、ソフトウェア処理の単純化、高速化が可能
となり処理効率の向上が図れる上、ソフトウェアの簡略
化あるいは前出の全体スクロールと部分スクロール処理
の場合のように共通化を行なえるのでプログラム容量を
減らす効果もある。
【図面の簡単な説明】
第1図は従来例の動作を説明するための構成図、第2図
は従来例の動作を説明するための概念図、第3図は本発
明の一実施例を示す構成図第4図は同じく動作を説明す
るためのタイミング図、第5図は同じく動作を説明する
ための真理値を示する表示図である。 1・・・MPUアドレスバス 5・・・VRAM領域選択信号 6・・・VRAM書き込み可能信号 7・・・V l+AM有効化信号 8・・・VRAM 11・・・f(、AM 12・・・制御回路 18・・・出力データ 19・・書き込み可能信号 20・・・有効化信号 % 7 図 咬傅し言号必生残へ 第 2 図 第 3 図 /4 猷儂7吉号発生筏へ 第 4 図 四 9 括 5 図
は従来例の動作を説明するための概念図、第3図は本発
明の一実施例を示す構成図第4図は同じく動作を説明す
るためのタイミング図、第5図は同じく動作を説明する
ための真理値を示する表示図である。 1・・・MPUアドレスバス 5・・・VRAM領域選択信号 6・・・VRAM書き込み可能信号 7・・・V l+AM有効化信号 8・・・VRAM 11・・・f(、AM 12・・・制御回路 18・・・出力データ 19・・書き込み可能信号 20・・・有効化信号 % 7 図 咬傅し言号必生残へ 第 2 図 第 3 図 /4 猷儂7吉号発生筏へ 第 4 図 四 9 括 5 図
Claims (1)
- 1、読み書き可能な第1のメモリと、前記第1のメモリ
と別系列の第2の読み書き可能なメモリと、前記第1お
よび第2のメモリへの読み書きを行なうマイクロプロセ
ッサと、前記マイクロプロセッサが前記第1のメモリへ
書き込みを行なう際、前記第2のメモリ内容を並列に読
み出すように制御する手段と、読み出された前記メモリ
内容に従って前記第1のメモリへの書き込みを禁止する
手段を有することを特徴とするメモリ書き込み制御回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57155242A JPS5945567A (ja) | 1982-09-08 | 1982-09-08 | メモリ書き込み制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57155242A JPS5945567A (ja) | 1982-09-08 | 1982-09-08 | メモリ書き込み制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5945567A true JPS5945567A (ja) | 1984-03-14 |
Family
ID=15601638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57155242A Pending JPS5945567A (ja) | 1982-09-08 | 1982-09-08 | メモリ書き込み制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5945567A (ja) |
Cited By (3)
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US5179642A (en) * | 1987-12-14 | 1993-01-12 | Hitachi, Ltd. | Image synthesizing apparatus for superposing a second image on a first image |
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-
1982
- 1982-09-08 JP JP57155242A patent/JPS5945567A/ja active Pending
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