JPS60247290A - 映像表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、映像表示制御装置に関し、特に該装置の有
する中央処理装置のビデオメモリアクセスの方式に関す
るものである。

〔従来技術〕

従来の映像表示制御装置として第１図に示すもがあった
。第１図において、ｌはこの装置全体を制御する中央処
理装置（以下ＣＰＵと略す）、２はＣＰＵから出力され
たアドレスを伝送するアドレスバス、３はＣＰＵＩに入
出力されるデータを伝送するデータバス、４はＣＰＵＩ
よりアドレスバス２．データバス３を介してアドレスや
データを受けとり、ビデオメモリ６のアクセスを行い、
かつ後述する同期信号発生器８やビデオ信号エンコーダ
９とコントロールデータの入出力を行なうバスコマンド
コントローラ、５はバスコマンドコントローラ４より映
像表示データ用アドレスを受けとり、これをビデオメモ
リ６へ伝送する表示データ用アドレスバス、６ば映像表
示用データを記憶スるビデオメモリ、７はバスコマンド
コントローラ４．ビデオメモリ６、及び後述するビデオ
信号エンコーダ９間で映像表示用データを伝送する表示
データ用バス、８は後述するラスク走査型表示装置１３
用の同期信号を発生し、これを出方するとともにバスコ
ントローラ４に対し同期信号の状態情報（以下ステータ
ス情報と略す）を出力する同期信号発生器、９はビデオ
メモリ６より表示用データバス７を介して映像表示用デ
ータを、またバスコマンドコントローラ４よりコントロ
ールデータを受けとり、上記映像表示用データをテスク
走査型表示用映像信号に変換し出方するビデオ信号エン
コーダ、１ｏはバスコマンドコントローラ４．同期信号
発生器８．及びビデオ信号エンコーダ９間でコントロー
ルデータを伝送するコントロールバス、１３は同期信号
と映像信号とを受け、画面に映像データを表示するラス
タ走査型表示装置（以下ＣＲＴと略す）、１１は同期信
号発生器８からＣＲＴ１３へ同期信号を伝送する同期信
号バス、１２はビデオ信号エンコーダ９から出力された
映像信号をＣＲＴ１３へ伝送する信号バスである。そし
て上記バスコマンドコントローラ４゜同期信号発生器８
．ビデオ信号エンコーダ９．及びコントロールバス１０
によりＣＲＴコントローラ１４が構成されている。

次に動作について説明する。

ＣＲＴ１３に映像データを表示させる動作には、大別し
て （Ａ）ビデオメモリ６から映像データを読み出し、映像
信号に変換し、これを同期信号とともにＣＲＴ１３へ出
力する。

（Ｂ）ビデオメモリ６へ表示用データを書き込む。

の２つがある。

まず動作（Ａ）について説明する。

ビデオメモリ６に記憶されている表示用データは、表示
データ用バス７を介してビデオ信号エンコーダ９へ取り
込まれる。ビデオ信号エンコーダ９はバスコマンドコン
トローラ４からコントロールバス１０を介して送られて
（るコントロールデータに対応して表示用データを映像
信号に変換し、該映像信号をＣＲＴ１３へ出力する。ま
た同期信号発生器８は同期信号を内部で発生し、バスコ
マンドコントローラ４からコントロールバス１０を介し
て送られてくるコントロールデータに対応して、ビデオ
信号エンコーダ９の出力とタイミングを合わせ同期信号
を出力する。

次に動作（Ｂ）について述べる。

ＣＵＰ　１はＣＲＴ１３に表示したいデータを、データ
バス３．バスコマンドコントローラ４．及び表示データ
用バス７を介してビデオメモリ６へ書き込み、その表示
用データのアドレスもＣＰＵ１よりアドレス２．バスコ
マンドコントローラ４゜及び表示アドレスバス５を介し
て指示される。

第２図、第３図を用いて上記動作（Ａ）、（Ｂ）につい
てより詳細に述べる。

第２図（８）及び第３図（ａｌは上記動作（Ａ）におい
て、ビデオ信号エンコーダ９がビデオメモリ６から表示
用データを取り込むのに要する時間を示したもので、こ
れをｔＲで表わす。また第２図山）及び第３図山）は該
ビデオ信号エンコーダ９が取り込んだデータをビデオ信
号としてＣＲＴ１３に出力するのに要する時間を示した
もので、これをｔＳで表わす。

また第２ＦＩ！Ｊ（Ｃ＋は上記ｔＳとｔＲとを比較した
もので、 ｔＷ＝ｔＳ−ｔＲ として表している。ここでｔＲは、ビデオ信号エンコー
ダ９が１度に何バイトのデータを読み込むかで決定され
、ｔＳは読み込んだデータをどれだけの時間で出力する
かで決定される。期間ｔＲで読み込まれるデータ量ｔＲ
Ｄとｔｓ、ＣＲＴ１３上の映像データ量ＣＲＴＤとは第
４図に示すような関係にある。ただし、ｔｓ　（ＣＲＴ
Ｄ）は最小最大ともＣＲＴの性能により限定される。

第２ＦＩ！Ｊでは、期間ｔＲで読みこんだデータｔＲＤ
を期間ｔＳで出力しているので、ｔＳ−ｔＲ＝ｔＷが存
在する。従って上記動作（Ｂ）におけるＣＰＵＩのビデ
オメモリアクセスをｔｗ期間に割つけることで、映像表
示期間でも上記動作（Ａ）。

（Ｂ）は独立して行なうことができる。

ここで、同様な装置で解像度を上げようとすると、ｔＲ
，ｔＲＤは同様なので、ｔＳを短くしなければならず、
第３図で示すようにｔＲ＝ｔｓとなり、ｔＷは存在しな
くなる。このためビデオ信号エンコーダ９は映像表示期
間中常時ビデオメモＩ７６からデータを読み込む必要が
あり、もし映像表示期間中にＣＰＵＩがビデオメモリ６
をアクセスすると、そのアクセス期間分、ビデオ信号エ
ンコーダ９のデータ読み込みは止められ、これがＣＲＴ
１３の表示画面上にチラッキとして表われる。

従って、従来−上記第３図に示すようなタイミングで動
作している映像表示制御装置では、チラッキが発生しな
いよう、ＣＰＵＩのビデオメモリアクセスを下記のよう
なソフトウェアにて制御している。

即ち、ＣＰＵＩがビデオメモリ６のアクセスをする直前
に同期信号発生器８よりステータス情報を読み、それが
帰線期間中を示すものであればアクセスを実行させ、表
示期間中を示すものであれば、次の帰線期間まで待たせ
てアクセスを許可している。

第５図を用いて上記ソフトウェア制御のタイミングを示
す。同図Ｔａ）は同期信号発生器８より、コントロール
バス１０．バスコマンドコントローラ４、及びデータバ
ス３を介してＣＰＵＩに取り込まれるステータス情報で
、ｔａは帰線期間、ｔｂは映像表示期間を示す。同図（
ｂｌはビデオ信号エンコーダ９がビデオメモリ６及び表
示データ用バス７を使用している期間ｔｃを示し、その
期間ｔｃは上記映像表示期間ｔｂに同期している。同図
（Ｃ１はＣＰＵＩがビデオメモリ６に対しアクセスする
タイミングを示し、期間ｔｄで表す。同図（ｄｌはＣＰ
ＵＩがビデオメモリ６のアクセスを待たされる期間ｔｇ
（以下ウェイトサイクルと略す）を示す。

即ち、まずＣＰＵＩがｔｌのタイミングでビデオメモリ
６をアクセスしようとすると、ステータス情報は映像表
示期間ｔｂを示しているので、ウェイトサイクルが同じ
タイミングで立ち上がり、ＣＰＵＩは待ち状態となる。

そしてｔ２のタイミングでステータス情報が帰線期間ｔ
ａを示すものになるとウェイトサイクルは終了し、ＣＰ
ＵＩにアクセスを許可するが、帰線期間ｔａを検出し、
ＣＰＵＩがアクセスを始めるまでの遅延時間ｔｆがある
ので、ウェイトサイクルは、 ｔｇ＝ｔｅ＋ｔｆ。

但し、ｔｅ＝ｔ’１−ｔｌ だけ存在する。このウェイトサイクルｔｇが終了すると
、ＣＰＵＩはｔＳのタイミングでビデオメモリ６のアク
セスを開始する。

次にＣＰＵＩがｔ４のタイミングでビデオメモリ６をア
クセスすると、ステータス情報は帰線期間ｔａなのでウ
ェイトサイクルは発生しないが、１度帰線期間を検出す
ると１回のアクセスを実行させるので、図に示すように
アクセス中に映像表示期間に入ってしまい、これはＣＲ
Ｔ１３上で表示画面のチラッキとなって表われる。

このように従来の映像表示制御装置では、ＣＰＵのビデ
オメモリアクセスをソフトウェアで制御する必要があり
、かつ帰線期間検出を高速化するために制御プログラム
をサブルーチン化できずソフトウェアが煩雑化し、また
１度帰線期間を検出すれば必ずアクセスするので、帰線
期間の終わりで該帰線期間を検出した場合アクセスが次
の映像表示期間にかかってしまい、チラッキが発生する
などの欠点があった。

〔発明の概要〕

この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ＣＰＵのビデオメモリアクセス
をＣＲＴコントローラの同期信号に基づいて制御するア
クセス制御回路を設けることにより、ソフトウェアに依
存すること株なく、ＣＰＵが少ない時間ロスで任意にビ
デオメモリをアクセスできる映像表示制御装置を提供す
るものである。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第６
図ｔとおいて、第１図と同一符号は同一部分を示してい
る。１５はアクセス制御回路として０ のＣＰＵレディコントローラであり、これは同期信号発
生器８からコントロールバス１０を介してステータス情
報ｔ＝　、またバスコマンドコントローラ４から後述す
るアクセスデータバス１６を介してＣＰＵＩのビデオメ
モリアクセス情報を取り込み、ＣＰＵＩがビデオメモリ
６をアクセスする際、ステータス情報が帰線期間を示す
ものであればアクセス許可信号（以下レディ信号と略す
）を、映像表示期間を示すものであればアクセス禁止信
号（以下ノットレディ信号と略す）を、後述するレディ
データバス１７を介してＣＰＵＩへ出力するものである
。１６はバスコマンドコントローラ４からＣＰ　ｔＪ　
１のビデオメモリアクセスデータをＣＰＵレディコント
ローラ１５へ伝送するアクセスデータバス、１７はＣＰ
Ｕレディコントローラ１５からレディ　（ノットレディ
）信号をＣＰＵＩへ伝送するレディデータバスである。

そして２４は上記ＣＰＵレディコントローラ１５を含む
ＣＲＴコントローラであり、これはＣＰＵＩからの指令
を受けてビデオメモリ６への情報を読み書きす１す るとともに、該ビデオメモリ６の情報を映像信号に変換
し、該映像信号を同期信号とともに出力するものである
。

また、第７図に上記ＣＰＵレディコントローラ１５の一
構成例を示す。図において、１０ａ〜１０ｅはステータ
ス情報信号で、１０ａは水平帰線期間の始まりを示す信
号、１０ｂは水平帰線期間の終わりを示す信号、ＩＯｃ
は垂直帰線期間の始まりを示す信号、１０ｄは垂直帰線
期間の終わりを示す信号、１０ｅは合成された帰線期間
を示す信号で、この信号１０ｅは第８図（ａ）で示した
信号の反転したものである。１６ａ、１６ｂ、１８はア
クセスデータバス信号で、１６ａはＣＰ　ＩＪ　１がビ
デオメモリアクセスを要求していることを知らせる信号
、１６ｂはレディ（又はノットレディ）出力のタイミン
グを合わせる内部クロック、１８は装置全体を初期状態
にセントするシステムリセットで、′Ｌ”のときりセン
トである。１７ａはＣＰＵＩに対して出力されるレディ
信号である。

この回路は、システムリセット１８がオフ（Ｈ）２ のとき作動し、第８図で示すように、ＣＰＵＩのビデオ
メモリアクセスをレディ　（又はノットレディ）信号で
制御するものである。

第８図は上記方式でＣＰＵＩがビデオメモリ６をアクセ
スするタイミング図である。同図（ａｌは同期信号発生
器８からコントロールバス１０を介してＣＰＵレディコ
ントローラ１５へ取り込まれるステータス情報を示した
もので、ｔａは帰線期間、ｔｂは映像表示期間を示す。

同図（ｂｌはＣＰＵＩがビデオメモリ６をアクセスする
タイミングを示したもので、′Ｈ”の時アクセス状態と
なる。ｌ同図（０）はＣＰＵレディコントローラ１５が
らレディデータバス１７を介してＣＰＵＩへ出力される
レディ、ノットレディ信号を示したもので、ｔｈはノッ
トレディ状態の期間、ｔｉはレディ状態の期間を示す。

次に動作について説明する。

第８図（ｂｌにおいて、ＣＰＵＩがｔｂのタイミングで
ビデオメモリ６をアクセスしても、このときステータス
情報は帰線期間ｔａなので、ノソトレ３ ディ信号は発生されておらず、従ってＣＰＵＩはアクセ
ス状態となる。そしてｔ６のタイミングでステータス情
報が映像表示期間ｔｂを示すと、ＣＰＵレディコントロ
ーラ１５からノットレディ信号が発生され、これにより
ＣＰＵＩのビデオメモリ６のアクセスは止められ、次の
帰線期間まで待たされる。そしてｔａのタイミングでス
テータス情報が再び帰線期間ｔａを示すと、ノットレデ
ィ信号はレディ信号に変化し、これによりＣＰＵＩはビ
デオメモリ６とのアクセスが許可され、該ＣＰＵＩは残
っているアクセス（期間（ｔ７−ｔ６）に相当）を実行
する。

次にＣＰＵＩがｔ９のタイミングでビデオメモＩＪ　６
のアクセスをする時も同様で、この場合は、ノットレデ
ィ状態が終了した時点ｔｌｏからアクセスが開始される
。

このような本実施例では、ＣＰＵレディコントローラ１
５によりＣＰＵＩのビデオメモリアクセスを制御するよ
うにしたので、該アクセス制御を従来のようにソフトウ
ェアに依存することなく行４ なうことができ、システム全体のソフトウェアが簡素化
できる。また帰線期間を検出する時間ロスも従来に比し
少なくなり、同一量のデータをより短い期間でアクセス
できる。

〔発明の効果〕

以上のように、本発明に係る映像表示制御装置によれば
、ＣＰＵのビデオメモリアクセス制御をソフトウェアに
依存することなく　ＣＲＴコントローラの同期信号に基
づいて行なうようにしたので、ソフトウェアが簡素化で
き、かつ従来に比し少ない時間ロスで帰線期間を検出で
き、同一量のデータをより短い時間でアクセスできる効
果がある。

【図面の簡単な説明】

第１図は従来の映像表示制御装置のブロック図、第２図
及び第３図はそれぞれビデオメモリのアクセスタイミン
グを示す図、第４図はビデオメモリアクセスとＣＲ７表
示データの関係を示す図、第５図はソフトウェアで制御
されたＣＰＵのビデオメモリアクセスタイミング図、第
６図はこの発明の一実施例による映像表示制御装置のブ
ロック図、５ 第７図は該装置のＣＰ　Ｕレディコントローラの一構成
例を示す図、第８図は該装置の動作を説明するためのタ
イミングチャート図である。 １・・・中央処理装置　（ＣＰＵ）　、６・・・ビデオ
メモリ、１３・・・テスク走査型表示装置、１５・・・
ＣＰＵレディコントローラ（アクセス制御回路）、２４
・・・ＣＲＴコントローラ。 なお図中同一符号は同−又は相当部分を示す。 代理人　大岩増雄 ６ 第２図 第３図 第４図

Claims (2)

【特許請求の範囲】
1. （１）　画面上に情報を表示するラスク走査型の表示装
   置と、上記画面上に表示する情報を記憶するビデオメモ
   リと、システム全体を制御する中央処理装置と、該中央
   処理装置からの指令を受けて上記ビデオメモリへ情報を
   読み書きするとともに該ビデオメモリの情報を映像信号
   に変換し該映像信号を同期信号とともに上記表示装置に
   出力するＣＲＴコントローラと、上記中央処理装置の上
   記ビデオメモリへのアクセスを上記ＣＲＴコントローラ
   からの同期信号に基づいて制御するアクセス制御回路と
   を備えたことを特徴とする映像表示制御装置。
2. （２）　上記アクセス制御回路は、上記中央処理装置の
   上記ビデオメモリアクセスの時点が上記同期信号の帰線
   期間であれば該アクセスを許可し、映像表示期間であれ
   ば次の帰線期間まで上記アクセスを禁止するものである
   ことを特徴とする特許請求の範囲第１項記載の映像表示
   制御装置。