JP2817483B2 - 映像表示制御回路 - Google Patents
映像表示制御回路Info
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- JP2817483B2 JP2817483B2 JP3301428A JP30142891A JP2817483B2 JP 2817483 B2 JP2817483 B2 JP 2817483B2 JP 3301428 A JP3301428 A JP 3301428A JP 30142891 A JP30142891 A JP 30142891A JP 2817483 B2 JP2817483 B2 JP 2817483B2
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Description
【０００１】
【産業上の利用分野】本発明はテレビジョン受信機等の
走査型表示装置の画面上に表示させた記号、文字などと
いった図形パターンの表示制御回路に関し、特にマイク
ロコンピュータの中央処理装置（以下ＣＰＵと称する）
により制御を行なう映像表示制御回路に関する。
走査型表示装置の画面上に表示させた記号、文字などと
いった図形パターンの表示制御回路に関し、特にマイク
ロコンピュータの中央処理装置（以下ＣＰＵと称する）
により制御を行なう映像表示制御回路に関する。
【０００２】
【従来の技術】一般にテレビジョン受信機の画面上に図
形や文字等を表示させる映像表示制御回路は表示したい
図形や文字のデータが格納されているメモリ（Ｃｈａｒ
ａｃｔｅｒ ＲＯＭ；以後ＣＲＯＭと称する）とそのメ
モリのアドレス情報が格納されているメモリ（Ｖｉｄｅ
ｏ ＲＡＭ；以後ＶＲＡＭと称する）を有している。
形や文字等を表示させる映像表示制御回路は表示したい
図形や文字のデータが格納されているメモリ（Ｃｈａｒ
ａｃｔｅｒ ＲＯＭ；以後ＣＲＯＭと称する）とそのメ
モリのアドレス情報が格納されているメモリ（Ｖｉｄｅ
ｏ ＲＡＭ；以後ＶＲＡＭと称する）を有している。
【０００３】次に従来例の動作を図面を参照しながら説
明する。図３は従来例の構成を示したブロックダイアグ
ラムである。１つの図形および文字のパターンデータは
ＣＲＯＭ６の複数アドレスで構成されている。また、Ｖ
ＲＡＭ３に設定されるデータはＣＲＯＭ６のアドレス情
報の一部になる。
明する。図３は従来例の構成を示したブロックダイアグ
ラムである。１つの図形および文字のパターンデータは
ＣＲＯＭ６の複数アドレスで構成されている。また、Ｖ
ＲＡＭ３に設定されるデータはＣＲＯＭ６のアドレス情
報の一部になる。
【０００４】ＶＲＡＭ３に設定されたＣＲＯＭ６のアド
レス情報は、図形および文字のパターンデータが格納さ
れているＣＲＯＭ６の複数アドレスの先頭番地を指定
し、テレビジョン受信機から入力される水平同期信号に
同期したクロックであるインクリメントクロック８でＶ
ＲＡＭ３のアドレスを指し示すＶＲＡＭポインタ４をイ
ンクリメントし、逐次ＶＲＡＭ３を読み出し、ＣＲＯＭ
６のアドレスを指し示すＣＲＯＭポインタ５に設定す
る。
レス情報は、図形および文字のパターンデータが格納さ
れているＣＲＯＭ６の複数アドレスの先頭番地を指定
し、テレビジョン受信機から入力される水平同期信号に
同期したクロックであるインクリメントクロック８でＶ
ＲＡＭ３のアドレスを指し示すＶＲＡＭポインタ４をイ
ンクリメントし、逐次ＶＲＡＭ３を読み出し、ＣＲＯＭ
６のアドレスを指し示すＣＲＯＭポインタ５に設定す
る。
【０００５】ＶＲＡＭ３から読み出されたデータはＣＲ
ＯＭポインタ５にＣＲＯＭ６のアドレスの先頭番地の一
部として設定されると、ＣＲＯＭポインタ５は、ＣＲＯ
Ｍ６中の１文字または１図形分の表示パターンデータの
数だけインクリメントクロック２でインクリメントされ
る。このインクリメントの間、ＣＲＯＭ６からは随時図
形および文字表示パターンデータが読み出され、それは
表示制御信号発生回路７に出力される。ＶＲＡＭ３の出
力およびＣＲＯＭ６から読み出される表示データはＣＰ
Ｕ１の内部バス２を介してＣＲＯＭポインタ５及び表示
制御信号発生回路７へとデータが転送されるので、デー
タ転送中はＣＰＵ１は命令実行を停止せざるをえず、こ
のため実際の命令実行時間以外に大量のデータ転送を行
なうための期間が必要になる。
ＯＭポインタ５にＣＲＯＭ６のアドレスの先頭番地の一
部として設定されると、ＣＲＯＭポインタ５は、ＣＲＯ
Ｍ６中の１文字または１図形分の表示パターンデータの
数だけインクリメントクロック２でインクリメントされ
る。このインクリメントの間、ＣＲＯＭ６からは随時図
形および文字表示パターンデータが読み出され、それは
表示制御信号発生回路７に出力される。ＶＲＡＭ３の出
力およびＣＲＯＭ６から読み出される表示データはＣＰ
Ｕ１の内部バス２を介してＣＲＯＭポインタ５及び表示
制御信号発生回路７へとデータが転送されるので、デー
タ転送中はＣＰＵ１は命令実行を停止せざるをえず、こ
のため実際の命令実行時間以外に大量のデータ転送を行
なうための期間が必要になる。
【０００６】実際には図４に示すようにＣＰＵ１が通常
の命令を実行した後にデータ転送期間が来るため映像表
示制御を行わない場合に比べてマイクロコンピュータの
命令サイクルは見かけ上、長くなってしまう。映像表示
制御は実際にはＶＲＡＭデータを書き換えることにより
行うのであるが、そのタイミングは書き換える際の表示
のちらつきをなくするために水平同期信号の活性化され
た期間（水平帰線消去期間：ＮＴＳＣ方式で１０．８μ
Ｓ）か、または、垂直同期信号が活性化された期間（垂
直帰線消去期間：ＮＴＳＣ方式で５３９．７５μＳ）に
行われる。垂直または水平消去期間でデータを書き換え
るときの手段を図７にフローチャートで示す。垂直また
は水平帰線消去期間のいずれでＶＲＡＭ３を書き換える
にしても、大量のデータをＣＰＵ１を介して書き換える
場合は、１回のそれらの期間中に書き換えを完了するこ
とが困難である。このようなＶＲＡＭデータの書換えに
対して、余裕をもたせる方法としてＶＲＡＭを２つ以上
持ち、一方を読みだしている間はもう一方は書き込みを
行って、読み出しが終了した時に切り換えてやるという
方法がとられ、、少なくとも読み出し期間中は書き込み
ができるようにしている。
の命令を実行した後にデータ転送期間が来るため映像表
示制御を行わない場合に比べてマイクロコンピュータの
命令サイクルは見かけ上、長くなってしまう。映像表示
制御は実際にはＶＲＡＭデータを書き換えることにより
行うのであるが、そのタイミングは書き換える際の表示
のちらつきをなくするために水平同期信号の活性化され
た期間（水平帰線消去期間：ＮＴＳＣ方式で１０．８μ
Ｓ）か、または、垂直同期信号が活性化された期間（垂
直帰線消去期間：ＮＴＳＣ方式で５３９．７５μＳ）に
行われる。垂直または水平消去期間でデータを書き換え
るときの手段を図７にフローチャートで示す。垂直また
は水平帰線消去期間のいずれでＶＲＡＭ３を書き換える
にしても、大量のデータをＣＰＵ１を介して書き換える
場合は、１回のそれらの期間中に書き換えを完了するこ
とが困難である。このようなＶＲＡＭデータの書換えに
対して、余裕をもたせる方法としてＶＲＡＭを２つ以上
持ち、一方を読みだしている間はもう一方は書き込みを
行って、読み出しが終了した時に切り換えてやるという
方法がとられ、、少なくとも読み出し期間中は書き込み
ができるようにしている。
【０００７】
【発明が解決しようとする課題】上述したような従来の
ＣＰＵを介して表示データの書換えを行っている映像表
示制御回路ではＶＲＡＭデータを書き換えるために１画
面分の表示時間を待ってから、書き込み書換えを行わな
ければならない。しかし、ほとんどの場合において、Ｃ
ＰＵはＶＲＡＭデータの書換えのみを行うわけではな
く、他の処理と同時に行なうことになるので大量のＶＲ
ＡＭデータ（たとえば１画面分）を書き換えようとした
とき時間的に書換えが間に合わず表示が瞬間的に消えた
り、ちらついたりするといった問題点があった。また、
書換えに余裕をもたせるためにハードウェアの負担が大
きくなり、集積回路とした場合、コスト高になるという
問題点があった。
ＣＰＵを介して表示データの書換えを行っている映像表
示制御回路ではＶＲＡＭデータを書き換えるために１画
面分の表示時間を待ってから、書き込み書換えを行わな
ければならない。しかし、ほとんどの場合において、Ｃ
ＰＵはＶＲＡＭデータの書換えのみを行うわけではな
く、他の処理と同時に行なうことになるので大量のＶＲ
ＡＭデータ（たとえば１画面分）を書き換えようとした
とき時間的に書換えが間に合わず表示が瞬間的に消えた
り、ちらついたりするといった問題点があった。また、
書換えに余裕をもたせるためにハードウェアの負担が大
きくなり、集積回路とした場合、コスト高になるという
問題点があった。
【０００８】本発明の目的は、現在指し示しているＶＲ
ＡＭポインタの値、すなわちＶＲＡＭのアドレスを外部
に出力する手段を有することによりハードウェアの負担
を大きくすることなくＶＲＡＭデータの書換えに対する
時間的な制限をなくする表示制御回路を提供することに
ある。
ＡＭポインタの値、すなわちＶＲＡＭのアドレスを外部
に出力する手段を有することによりハードウェアの負担
を大きくすることなくＶＲＡＭデータの書換えに対する
時間的な制限をなくする表示制御回路を提供することに
ある。
【０００９】
【課題を解決するための手段】 本発明による映像表示
制御回路は、第一の映像に第二の映像を重畳させて表示
する映像表示制御回路であって、前記第二の映像の映像
データが格納された記憶手段と、前記記憶手段に格納さ
れた前記第二の映像の映像データのうち現在表示すべき
映像データのアドレスを順次指定するアドレス指定手段
と、前記アドレス指定手段の指定により読み出された前
記表示すべき映像データを伝達する内部バスと、前記内
部バスを介して前記表示すべき映像データを受け前記第
一の映像にこれを重畳して表示する手段と、前記内部バ
スに接続されたＣＰＵとを備え、前記アドレス指定手段
は前記内部バスに接続されており、前記ＣＰＵは前記内
部バスを介して前記アドレス指定手段が指定するアドレ
スを読み出し、このアドレスが前記記憶手段に格納され
た映像データのうち書き換えられるべき映像データのア
ドレスを越えていることに応答して、前記内部バスを介
して前記書き換えられるべき映像データを前記書き換え
られるべき映像データのアドレスに書き込むことを特徴
とする。
制御回路は、第一の映像に第二の映像を重畳させて表示
する映像表示制御回路であって、前記第二の映像の映像
データが格納された記憶手段と、前記記憶手段に格納さ
れた前記第二の映像の映像データのうち現在表示すべき
映像データのアドレスを順次指定するアドレス指定手段
と、前記アドレス指定手段の指定により読み出された前
記表示すべき映像データを伝達する内部バスと、前記内
部バスを介して前記表示すべき映像データを受け前記第
一の映像にこれを重畳して表示する手段と、前記内部バ
スに接続されたＣＰＵとを備え、前記アドレス指定手段
は前記内部バスに接続されており、前記ＣＰＵは前記内
部バスを介して前記アドレス指定手段が指定するアドレ
スを読み出し、このアドレスが前記記憶手段に格納され
た映像データのうち書き換えられるべき映像データのア
ドレスを越えていることに応答して、前記内部バスを介
して前記書き換えられるべき映像データを前記書き換え
られるべき映像データのアドレスに書き込むことを特徴
とする。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例の構成を示すブロ
ック図である。図中、図３の従来の構成と同一のブロッ
クについては同一の番号を付し、詳しい説明を省略す
る。図１のブロックで、図３と異なる点はＶＲＡＭポイ
ンタ４の内容を内部バス２を介してＣＰＵ１で読む事が
できるようになったことである。
ック図である。図中、図３の従来の構成と同一のブロッ
クについては同一の番号を付し、詳しい説明を省略す
る。図１のブロックで、図３と異なる点はＶＲＡＭポイ
ンタ４の内容を内部バス２を介してＣＰＵ１で読む事が
できるようになったことである。
【００１２】走査型映像表示装置の画面上に表示される
データとＶＲＡＭ３のアドレスの関係と動作を図５の画
面を参照しながら説明をする。今、ＶＲＡＭ３は００Ｈ
〜１ＦＨ（Ｈはその値が１６進表示であることを示す）
までのアドレスがあり、００Ｈ番地から順に表示文字で
あるアルファベットのＡ，Ｂ，Ｃの文字データが格納さ
れているＣＲＯＭ６のアドレス情報であるＶＲＡＭデー
タが格納され、１０Ｈ番地からはＤ，Ｅ，Ｆに相当する
ＶＲＡＭデータが格納されそのほかのＶＲＡＭ３にはス
ペースに相当するＶＲＡＭデータが格納されており、こ
の時、画面には図５に示されているようにＡＢＣを１行
目、ＤＥＦを２行目に表示する。ＶＲＡＭポインタ４は
００Ｈ番地から順に指し示し、ＶＲＡＭ３からは随時Ｖ
ＲＡＭデータが読み出される。実際に表示される文字は
一画面が複数の走査線で構成されるため、１文字がＣＲ
ＯＭ上１６アドレスで構成されているとすると、ＣＲＯ
Ｍポインタ５は１文字、Ａを表示する場合、ＶＲＡＭデ
ータが設定された後、０〜１６までインクリメントさ
れ、ＶＲＡＭポインタは００Ｈ番地から１ＦＨ番地まで
インクリメントして、また００Ｈ番地に戻り、再び００
Ｈ番地から１ＦＨ番地までインクリメントするという動
作をノン・インターレース方式の場合はその走査線の本
数文だけ行なう。ここでは簡単の為、走査線によるアド
レスの繰り返しは省略する。
データとＶＲＡＭ３のアドレスの関係と動作を図５の画
面を参照しながら説明をする。今、ＶＲＡＭ３は００Ｈ
〜１ＦＨ（Ｈはその値が１６進表示であることを示す）
までのアドレスがあり、００Ｈ番地から順に表示文字で
あるアルファベットのＡ，Ｂ，Ｃの文字データが格納さ
れているＣＲＯＭ６のアドレス情報であるＶＲＡＭデー
タが格納され、１０Ｈ番地からはＤ，Ｅ，Ｆに相当する
ＶＲＡＭデータが格納されそのほかのＶＲＡＭ３にはス
ペースに相当するＶＲＡＭデータが格納されており、こ
の時、画面には図５に示されているようにＡＢＣを１行
目、ＤＥＦを２行目に表示する。ＶＲＡＭポインタ４は
００Ｈ番地から順に指し示し、ＶＲＡＭ３からは随時Ｖ
ＲＡＭデータが読み出される。実際に表示される文字は
一画面が複数の走査線で構成されるため、１文字がＣＲ
ＯＭ上１６アドレスで構成されているとすると、ＣＲＯ
Ｍポインタ５は１文字、Ａを表示する場合、ＶＲＡＭデ
ータが設定された後、０〜１６までインクリメントさ
れ、ＶＲＡＭポインタは００Ｈ番地から１ＦＨ番地まで
インクリメントして、また００Ｈ番地に戻り、再び００
Ｈ番地から１ＦＨ番地までインクリメントするという動
作をノン・インターレース方式の場合はその走査線の本
数文だけ行なう。ここでは簡単の為、走査線によるアド
レスの繰り返しは省略する。
【００１３】次に、本実施例を使用した装置の動作の具
体的な説明を図２のフローチャートを参照しながら説明
する。今、ＣＰＵ１の命令サイクルが図７に示すように
Ｍ０〜Ｍ３までの４つのサイクルで構成され、本実施例
の装置がＶＲＡＭ３をアクセスする期間をＭ０，ＣＰＵ
１がＶＲＡＭ３をアクセスアクセスする期間をＭ１〜Ｍ
３とする。
体的な説明を図２のフローチャートを参照しながら説明
する。今、ＣＰＵ１の命令サイクルが図７に示すように
Ｍ０〜Ｍ３までの４つのサイクルで構成され、本実施例
の装置がＶＲＡＭ３をアクセスする期間をＭ０，ＣＰＵ
１がＶＲＡＭ３をアクセスアクセスする期間をＭ１〜Ｍ
３とする。
【００１４】そしてＶＲＡＭ３には図５（ｂ）に示すデ
ータが格納されており、表示文字Ｄ，Ｄ，Ｆに続いて
Ｇ，Ｈ，Ｉを表示させる場合を例にとり説明する。この
場合、ＶＲＡＭ３の００Ｈ番地からＤ，Ｅ，Ｆの表示を
終了した時点でＧ，Ｈ，Ｉを書き込めば良いのであるが
ＣＰＵ１がＶＲＡＭ３へ書き込む期間（Ｍ１〜Ｍ３）と
表示している期間（ＶＲＡＭポインタ４でＣＲＯＭ６か
ら文字データを読みだしている期間）が重なってしまっ
た場合、Ａ，Ｂ，Ｃの表示が乱れてしまう。このため、
まずＣＰＵ１はＭ１〜Ｍ３の期間にＶＲＡＭポインタ４
の内容を読み出し（処理２１）、現在表示している文字
のＶＲＡＭアドレスが表示文字Ｄ以降であるかどうかを
判定する（処理２２）。もしＶＲＡＭアドレスが表示文
字Ｄ以降でないときには（処理２２のＮＯ）、処理２１
に戻りその処理を繰り返す。もしＶＲＡＭアドレスが表
示文字Ｄ以降であるときには（処理２２のＹＥＳ）、Ｃ
ＰＵ１はＭ１〜Ｍ３の期間でＶＲＡＭ３の００Ｈ番地か
ら表示文字Ｇ，Ｈ，Ｉに対するＶＲＡＭデータを設定す
る。このようにすることによって表示の為に読みだして
いるＶＲＡＭ３のアドレスより以前の番地のデータを書
き換えているので、表示が乱れる事はない。
ータが格納されており、表示文字Ｄ，Ｄ，Ｆに続いて
Ｇ，Ｈ，Ｉを表示させる場合を例にとり説明する。この
場合、ＶＲＡＭ３の００Ｈ番地からＤ，Ｅ，Ｆの表示を
終了した時点でＧ，Ｈ，Ｉを書き込めば良いのであるが
ＣＰＵ１がＶＲＡＭ３へ書き込む期間（Ｍ１〜Ｍ３）と
表示している期間（ＶＲＡＭポインタ４でＣＲＯＭ６か
ら文字データを読みだしている期間）が重なってしまっ
た場合、Ａ，Ｂ，Ｃの表示が乱れてしまう。このため、
まずＣＰＵ１はＭ１〜Ｍ３の期間にＶＲＡＭポインタ４
の内容を読み出し（処理２１）、現在表示している文字
のＶＲＡＭアドレスが表示文字Ｄ以降であるかどうかを
判定する（処理２２）。もしＶＲＡＭアドレスが表示文
字Ｄ以降でないときには（処理２２のＮＯ）、処理２１
に戻りその処理を繰り返す。もしＶＲＡＭアドレスが表
示文字Ｄ以降であるときには（処理２２のＹＥＳ）、Ｃ
ＰＵ１はＭ１〜Ｍ３の期間でＶＲＡＭ３の００Ｈ番地か
ら表示文字Ｇ，Ｈ，Ｉに対するＶＲＡＭデータを設定す
る。このようにすることによって表示の為に読みだして
いるＶＲＡＭ３のアドレスより以前の番地のデータを書
き換えているので、表示が乱れる事はない。
【００１５】当然のことながら表示文字Ｇ，Ｈ，Ｉを表
示し終わると一画面の終了となるので次の表示開始前
（垂直帰線消去期間）にＡ，Ｂ，ＣのＶＲＡＭデータを
００Ｈ番地から書き戻さなければならない。
示し終わると一画面の終了となるので次の表示開始前
（垂直帰線消去期間）にＡ，Ｂ，ＣのＶＲＡＭデータを
００Ｈ番地から書き戻さなければならない。
【００１６】なお、例えば表示する行数が１０行で、そ
の最終行である１０行目を書き換える場合は、このアル
ゴリズムでは書換えることができない。このような場合
は、処理２２の処理を例えば「３行目以前か」というよ
うな判断に変えれば良い。ここで、判断する行番号の
「以前」か「以後」のどちらにするかの基準はＶＲＡＭ
３に書き込みを行なうために要する時間である。つま
り、いずれの場合でも、書き込み中のアドレスと表示中
のアドレスが同時に重ならないような時間的間隔を持つ
ようにしなければならない。
の最終行である１０行目を書き換える場合は、このアル
ゴリズムでは書換えることができない。このような場合
は、処理２２の処理を例えば「３行目以前か」というよ
うな判断に変えれば良い。ここで、判断する行番号の
「以前」か「以後」のどちらにするかの基準はＶＲＡＭ
３に書き込みを行なうために要する時間である。つま
り、いずれの場合でも、書き込み中のアドレスと表示中
のアドレスが同時に重ならないような時間的間隔を持つ
ようにしなければならない。
【００１７】 図８に参考例の構成を示すブロック図で
ある。本発明の実施例と異なる点はデータラッチ１０と
コンパレータ１１が追加され、ソフトウェアで書換可能
なアドレスを検出し、ＶＲＡＭを書き換える代わりにハ
ードウェア上で書換可能なアドレスを検出し、割込み処
理でＶＲＡＭの書換えを行なうことである。
ある。本発明の実施例と異なる点はデータラッチ１０と
コンパレータ１１が追加され、ソフトウェアで書換可能
なアドレスを検出し、ＶＲＡＭを書き換える代わりにハ
ードウェア上で書換可能なアドレスを検出し、割込み処
理でＶＲＡＭの書換えを行なうことである。
【００１８】データラッチ１０には割り込みを発生さえ
たいＶＲＡＭのアドレス、すなわち書き換えたいＶＲＡ
Ｍのアドレス以降のアドレスを設定する。コンパレータ
１１はデータラッチ１０の値とＶＲＡＭポインタ４の値
を比較し、一致したとき割り込み要求１２を発行する。
たいＶＲＡＭのアドレス、すなわち書き換えたいＶＲＡ
Ｍのアドレス以降のアドレスを設定する。コンパレータ
１１はデータラッチ１０の値とＶＲＡＭポインタ４の値
を比較し、一致したとき割り込み要求１２を発行する。
【００１９】 次に本参考例による装置の具体的な動作
を図８のブロック図と図９のフローチャートを参照しな
がら説明する。本発明の実施例と同様、表示文字Ｄ，
Ｅ，Ｆの次の行にＧ，Ｈ，Ｉを表示させる場合を例にと
り説明する。またＶＲＡＭデータも本発明の実施例と同
じとする。まずＶＲＡＭ３は００Ｈ〜１ＦＨまでしかな
いので表示文字Ｇ，Ｈ，ＩのＶＲＡＭデータは００Ｈ番
地から書き込まなければならない。
を図８のブロック図と図９のフローチャートを参照しな
がら説明する。本発明の実施例と同様、表示文字Ｄ，
Ｅ，Ｆの次の行にＧ，Ｈ，Ｉを表示させる場合を例にと
り説明する。またＶＲＡＭデータも本発明の実施例と同
じとする。まずＶＲＡＭ３は００Ｈ〜１ＦＨまでしかな
いので表示文字Ｇ，Ｈ，ＩのＶＲＡＭデータは００Ｈ番
地から書き込まなければならない。
【００２０】 そこで表示文字Ａ，Ｂ，Ｃを表示し終わ
ったことを検出すればよいので、ＶＲＡＭアドレス０２
Ｈ番地以降で割り込みが発生すれば良い。従ってデータ
ラッチ１０には０２Ｈ番地以降のアドレスを設定する。
（処理２４）そして割り込みを許可状態にする。（処理
２５）データラッチ１０に設定したアドレスとＶＲＡＭ
ポインタ４の値がコンパレータ１１で比較され、一致し
たときに割り込み要求１２が発行される。割り込み要求
１２が発行されるとＶＲＡＭ３の０２Ｈ番地以前のアド
レスについては表示するための読み出しが終了している
ので割り込みルーチンでＶＲＡＭ３の００Ｈ番地からＶ
ＲＡＭデータＧ，Ｈ，Ｉを書き込む。表示文字Ｇ，Ｈ，
Ｉの表示後はその画面の終了となるので、本発明の実施
例と同様に次の画面の表示開始前（垂直帰線消去期間）
にＡ，Ｂ，ＣのＶＲＡＭデータを００Ｈ番地から書き戻
されなければならない。この時、垂直同期信号の立ち下
がりで割り込みを発生し、割り込み処理で書き戻す。
（本発明の実施例も同様）このように本参考例の場合は
割り込み処理でＶＲＡＭ３の書換えを行うので一度割り
込みを発生させたいＶＲＡＭ３のアドレスをデータラッ
チ１０に設定するとＣＰＵ１は一時的にＶＲＡＭ３の書
換えから解放され、割り込み要求１２が発生するまで別
の処理を行なうことができ、ＣＰＵ１を有効的に使用す
ることができる。
ったことを検出すればよいので、ＶＲＡＭアドレス０２
Ｈ番地以降で割り込みが発生すれば良い。従ってデータ
ラッチ１０には０２Ｈ番地以降のアドレスを設定する。
（処理２４）そして割り込みを許可状態にする。（処理
２５）データラッチ１０に設定したアドレスとＶＲＡＭ
ポインタ４の値がコンパレータ１１で比較され、一致し
たときに割り込み要求１２が発行される。割り込み要求
１２が発行されるとＶＲＡＭ３の０２Ｈ番地以前のアド
レスについては表示するための読み出しが終了している
ので割り込みルーチンでＶＲＡＭ３の００Ｈ番地からＶ
ＲＡＭデータＧ，Ｈ，Ｉを書き込む。表示文字Ｇ，Ｈ，
Ｉの表示後はその画面の終了となるので、本発明の実施
例と同様に次の画面の表示開始前（垂直帰線消去期間）
にＡ，Ｂ，ＣのＶＲＡＭデータを００Ｈ番地から書き戻
されなければならない。この時、垂直同期信号の立ち下
がりで割り込みを発生し、割り込み処理で書き戻す。
（本発明の実施例も同様）このように本参考例の場合は
割り込み処理でＶＲＡＭ３の書換えを行うので一度割り
込みを発生させたいＶＲＡＭ３のアドレスをデータラッ
チ１０に設定するとＣＰＵ１は一時的にＶＲＡＭ３の書
換えから解放され、割り込み要求１２が発生するまで別
の処理を行なうことができ、ＣＰＵ１を有効的に使用す
ることができる。
【００２１】
【発明の効果】以上説明したように本発明はＶＲＡＭの
アドレスを読み出すことができるようにすることによ
り、すでに読み出された、つまり表示し終わったＶＲＡ
Ｍデータのアドレスを知ることができるので、書き換え
るＶＲＡＭアドレスを現在表示されているアドレスの直
前とすることにより、ＶＲＡＭの書換え時間を最大ほぼ
映像信号の１フィールドの時間とすることができる。従
来の帰線消去時間内に書き換える方法と較べると飛躍的
に書換え可能な時間が増加したことになる。また、ＶＲ
ＡＭを２つ以上持ちＶＲＡＭデータの書換えを容易にす
る方法に較べると、書換可能な時間に制限があるもの
の、必要とするＶＲＡＭのサイズは半分になるため、コ
スト的に有利であるという利点がある。
アドレスを読み出すことができるようにすることによ
り、すでに読み出された、つまり表示し終わったＶＲＡ
Ｍデータのアドレスを知ることができるので、書き換え
るＶＲＡＭアドレスを現在表示されているアドレスの直
前とすることにより、ＶＲＡＭの書換え時間を最大ほぼ
映像信号の１フィールドの時間とすることができる。従
来の帰線消去時間内に書き換える方法と較べると飛躍的
に書換え可能な時間が増加したことになる。また、ＶＲ
ＡＭを２つ以上持ちＶＲＡＭデータの書換えを容易にす
る方法に較べると、書換可能な時間に制限があるもの
の、必要とするＶＲＡＭのサイズは半分になるため、コ
スト的に有利であるという利点がある。
【００２２】また、この時の制限は実用上ほとんど問題
とならない。
とならない。
【図１】 本発明の実施例のブロック図。
【図２】図１の実施例を使用した装置の動作を示すフロ
ーチャート。
ーチャート。
【図３】従来の映像表示制御回路を示すブロック図。
【図４】従来技術のＣＰＵの命令実行サイクル。
【図５】画面の表示位置とＶＲＡＭ，ＣＲＯＭのアドレ
スの関係を示す図。
スの関係を示す図。
【図６】従来の映像表示制御回路の動作を示すフローチ
ャート。
ャート。
【図７】本発明のＣＰＵの命令実行サイクル。
【図８】 本発明の参考例のブロック図。
【図９】 図８の参考例を使用した装置の動作を示すフ
ローチャート。
ローチャート。
１ ＣＰＵ ２ 内部バス ３ ＶＲＡＭ ４ ＶＲＡＭポインタ ５ ＣＲＯＭポインタ ６ ＣＲＯＭ ７ 表示制御信号発生回路 ８ インクリメントクロック ９ インクリメントクロック １０ データラッチ １１ コンパレータ １２ 割り込み要求
Claims (1)
- 【請求項１】 第一の映像に第二の映像を重畳させて表
示する映像表示制御回路であって、前記第二の映像の映
像データが格納された記憶手段と、前記記憶手段に格納
された前記第二の映像の映像データのうち現在表示すべ
き映像データのアドレスを順次指定するアドレス指定手
段と、前記アドレス指定手段の指定により読み出された
前記表示すべき映像データを伝達する内部バスと、前記
内部バスを介して前記表示すべき映像データを受け前記
第一の映像にこれを重畳して表示する手段と、前記内部
バスに接続されたＣＰＵとを備え、前記アドレス指定手
段は前記内部バスに接続されており、前記ＣＰＵは前記
内部バスを介して前記アドレス指定手段が指定するアド
レスを読み出し、このアドレスが前記記憶手段に格納さ
れた映像データのうち書き換えられるべき映像データの
アドレスを越えていることに応答して、前記内部バスを
介して前記書き換えられるべき映像データを前記書き換
えられるべき映像データのアドレスに書き込むことを特
徴とする映像表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301428A JP2817483B2 (ja) | 1991-11-18 | 1991-11-18 | 映像表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301428A JP2817483B2 (ja) | 1991-11-18 | 1991-11-18 | 映像表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05249947A JPH05249947A (ja) | 1993-09-28 |
| JP2817483B2 true JP2817483B2 (ja) | 1998-10-30 |
Family
ID=17896765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3301428A Expired - Fee Related JP2817483B2 (ja) | 1991-11-18 | 1991-11-18 | 映像表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817483B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285592A (ja) * | 1987-05-18 | 1988-11-22 | 日本電気ホームエレクトロニクス株式会社 | デ−タ処理装置 |
-
1991
- 1991-11-18 JP JP3301428A patent/JP2817483B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05249947A (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980721 |
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