JPH0817461B2 - 映像表示制御回路 - Google Patents
映像表示制御回路Info
- Publication number
- JPH0817461B2 JPH0817461B2 JP63324194A JP32419488A JPH0817461B2 JP H0817461 B2 JPH0817461 B2 JP H0817461B2 JP 63324194 A JP63324194 A JP 63324194A JP 32419488 A JP32419488 A JP 32419488A JP H0817461 B2 JPH0817461 B2 JP H0817461B2
- Authority
- JP
- Japan
- Prior art keywords
- video
- data
- output
- vram
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Television Signal Processing For Recording (AREA)
- Image Input (AREA)
- Studio Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は映像表示制御回路に関し、特に通常の映像の
他に別の画像を重畳して表示するテレビジョン受信機等
の走査型表示装置用の映像表示制御回路に関する。
他に別の画像を重畳して表示するテレビジョン受信機等
の走査型表示装置用の映像表示制御回路に関する。
一般にテレビジョン受信機の画面上に文字や図形など
を表示させる映像表示制御回路は、表示したい文字や図
形のデータ及びその文字や図形の色，大きさ，表示位置
といった制御コードが記憶されているキャラクターメモ
リ（以下、CROMと称す）と、そのCROMの番地を指し示す
データを格納しているビデオメモリ（以下、VRAMと称
す）と、テレビジョン受信機の水平同期信号（▲
▼），垂直同期信号（▲▼）から表示し
たい文字や図形の色，大きさ，表示位置の制御信号を作
成するタイミングジェネレータと、その他シフトレジス
タやカウンタ等で構成されている。この映像表示制御回
路の動作としては、まず表示したい文字，図形のデータ
や制御コードを前記CROMから読み出すために、VRAMにCR
OMの番地を示すデータを設定する。次に、▲
▼に同期してVRAMのデータを読み出し、CROMのアドレス
デコーダに出力する。このVRAMからアドレスデコーダに
出力された番地データの値は表示したい文字及び図形の
データが入っているアドレスの先頭番地であり、この値
が設定されると、CROMのアドレスデコーダは１文字また
は１図形を現わすデータが入った番地までインクリメン
トし、表示データ及び制御コードが読み出される。尚、
かかるVRAMへのデータの書き込みや書き換えは、書き換
えたいVRAMのデータが読み出された後の水平同期信号▲
▼の立下りで行えば良い。
を表示させる映像表示制御回路は、表示したい文字や図
形のデータ及びその文字や図形の色，大きさ，表示位置
といった制御コードが記憶されているキャラクターメモ
リ（以下、CROMと称す）と、そのCROMの番地を指し示す
データを格納しているビデオメモリ（以下、VRAMと称
す）と、テレビジョン受信機の水平同期信号（▲
▼），垂直同期信号（▲▼）から表示し
たい文字や図形の色，大きさ，表示位置の制御信号を作
成するタイミングジェネレータと、その他シフトレジス
タやカウンタ等で構成されている。この映像表示制御回
路の動作としては、まず表示したい文字，図形のデータ
や制御コードを前記CROMから読み出すために、VRAMにCR
OMの番地を示すデータを設定する。次に、▲
▼に同期してVRAMのデータを読み出し、CROMのアドレス
デコーダに出力する。このVRAMからアドレスデコーダに
出力された番地データの値は表示したい文字及び図形の
データが入っているアドレスの先頭番地であり、この値
が設定されると、CROMのアドレスデコーダは１文字また
は１図形を現わすデータが入った番地までインクリメン
トし、表示データ及び制御コードが読み出される。尚、
かかるVRAMへのデータの書き込みや書き換えは、書き換
えたいVRAMのデータが読み出された後の水平同期信号▲
▼の立下りで行えば良い。
しかしながら、VRAMはマイクロコンピュータを介して
制御されているので、▲▼がロウの期間での
書き換えは実際には困難である。何故ならば、マイクロ
コンピュータで制御している場合には、インストラクシ
ョンサイクルが１文字表示するのに必要な時間より早い
速度であったとしても、映像表示制御回路を制御してい
る間は大量のVRAMデータを一度に転送しなければならな
いので、通常動作よりインストラクションサイクルを見
かけ上長くしなければならないからである。すなわち、
インストラクション自体の実行は通常と同じ時間で行わ
れるが、残りの時間で一度にデータ転送を行なっている
ために、制御中のすべてのインストラクションの実行は
通常動作時の〔1/数倍〕の速度に落ちるのである。
制御されているので、▲▼がロウの期間での
書き換えは実際には困難である。何故ならば、マイクロ
コンピュータで制御している場合には、インストラクシ
ョンサイクルが１文字表示するのに必要な時間より早い
速度であったとしても、映像表示制御回路を制御してい
る間は大量のVRAMデータを一度に転送しなければならな
いので、通常動作よりインストラクションサイクルを見
かけ上長くしなければならないからである。すなわち、
インストラクション自体の実行は通常と同じ時間で行わ
れるが、残りの時間で一度にデータ転送を行なっている
ために、制御中のすべてのインストラクションの実行は
通常動作時の〔1/数倍〕の速度に落ちるのである。
従って、水平同期信号HSYNCの立下りから次の立上り
の期間内にVRAMデータを書き換えることは現実的には不
可能であるので、VRAMデータの書き換えは現実には一画
面の終了である垂直同期信号▲▼の立下りか
ら次の▲▼の立上り（NTSCの場合約520μ
ｓ）の間に行われている。
の期間内にVRAMデータを書き換えることは現実的には不
可能であるので、VRAMデータの書き換えは現実には一画
面の終了である垂直同期信号▲▼の立下りか
ら次の▲▼の立上り（NTSCの場合約520μ
ｓ）の間に行われている。
上述した従来の映像表示制御回路は、マイクロコンピ
ュータのインストラクションに同期してVRAMデータを書
き換えているため、一画面の終了すなわち▲
▼の立下りから次の立上りの間にしか、VRAMのデータを
書き換えることができない。しかるに、マイクロコンピ
ュータは映像表示制御回路の制御だけではないので、大
量のVRAMデータの書き換えを他の処理と同時に行うこと
は速度的に非常に厳しい。従って、VRAMデータの書き換
えが間に合わず、表示がちらついたり、あるいは一フレ
ーム走査する時間分の映像表示が消えたりするという欠
点がある。
ュータのインストラクションに同期してVRAMデータを書
き換えているため、一画面の終了すなわち▲
▼の立下りから次の立上りの間にしか、VRAMのデータを
書き換えることができない。しかるに、マイクロコンピ
ュータは映像表示制御回路の制御だけではないので、大
量のVRAMデータの書き換えを他の処理と同時に行うこと
は速度的に非常に厳しい。従って、VRAMデータの書き換
えが間に合わず、表示がちらついたり、あるいは一フレ
ーム走査する時間分の映像表示が消えたりするという欠
点がある。
本発明の目的は、かかるVRAMデータの書き換え制御を
なくし且つ大量なデータの書き換えも容易に行える映像
表示制御回路を提供することにある。
なくし且つ大量なデータの書き換えも容易に行える映像
表示制御回路を提供することにある。
本発明の映像表示制御回路は、第一の映像の他に第二
の映像を重畳して表示し且つ前記第二の映像の表示制御
をマイクロコンピュータを介して行うとともに、前記第
二の映像データを記憶しているキャラクターメモリと、
前記キャラクターメモリの番地を指し示すデータを格納
しているビデオメモリとを備えた走査型表示装置の映像
表示制御回路において、前記キャラクターメモリの番地
データを記憶する第一および第二のビデオメモリと、前
記第一および第二のビデオメモリに接続されクロックに
より番地を一つずつインクリメントするポインタと、一
画面の終了を表わす垂直同期信号の立ち下がりで出力を
反転させる１ビットカウンタと、相互に前記第一および
第二のビデオメモリにそれぞれ接続され、前記第一およ
び第二のビデオメモリからの読み出しにあたっては前記
１ビットカウンタの前記出力により前記番地データを前
記キャラクターメモリに切り換えて出力する複数個の第
一の切り換え回路と、前記第一および第二のビデオメモ
リへの書き込みにあたっては、前記マイクロコンピュー
タからの書き込み要求と表示オン信号および前記１ビッ
トカウンタの前記出力とにより前記ポインタから前記第
一および第二のビデオメモリへのアクセスを制御する第
二の切り換え回路とを有し、前記１ビットカウンタの前
記出力により、前記第一および第二のビデオメモリの一
方を読み出し状態としたとき、他方が書き込み状態にな
るように制御することにより、交互に書き込み／読み出
しを行うように構成される。
の映像を重畳して表示し且つ前記第二の映像の表示制御
をマイクロコンピュータを介して行うとともに、前記第
二の映像データを記憶しているキャラクターメモリと、
前記キャラクターメモリの番地を指し示すデータを格納
しているビデオメモリとを備えた走査型表示装置の映像
表示制御回路において、前記キャラクターメモリの番地
データを記憶する第一および第二のビデオメモリと、前
記第一および第二のビデオメモリに接続されクロックに
より番地を一つずつインクリメントするポインタと、一
画面の終了を表わす垂直同期信号の立ち下がりで出力を
反転させる１ビットカウンタと、相互に前記第一および
第二のビデオメモリにそれぞれ接続され、前記第一およ
び第二のビデオメモリからの読み出しにあたっては前記
１ビットカウンタの前記出力により前記番地データを前
記キャラクターメモリに切り換えて出力する複数個の第
一の切り換え回路と、前記第一および第二のビデオメモ
リへの書き込みにあたっては、前記マイクロコンピュー
タからの書き込み要求と表示オン信号および前記１ビッ
トカウンタの前記出力とにより前記ポインタから前記第
一および第二のビデオメモリへのアクセスを制御する第
二の切り換え回路とを有し、前記１ビットカウンタの前
記出力により、前記第一および第二のビデオメモリの一
方を読み出し状態としたとき、他方が書き込み状態にな
るように制御することにより、交互に書き込み／読み出
しを行うように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す映像表示制御回路の
ブロック図である。
ブロック図である。
第１図に示すように、本実施例は第一の映像の他に第
二の映像を重畳して表示する走査型映像表示装置におい
て、第二の映像の表示制御がマイクロコンピュータを介
して行われ、しかもこの第二の映像データが記憶されて
いる第一のメモリの番地を指し示すデータが格納されて
いる第二のメモリを有することにあり、特に前記第二の
メモリをVRAM1およびVRAM2を含んで構成したことにあ
る。
二の映像を重畳して表示する走査型映像表示装置におい
て、第二の映像の表示制御がマイクロコンピュータを介
して行われ、しかもこの第二の映像データが記憶されて
いる第一のメモリの番地を指し示すデータが格納されて
いる第二のメモリを有することにあり、特に前記第二の
メモリをVRAM1およびVRAM2を含んで構成したことにあ
る。
すなわち、本実施例の映像表示制御回路は、CROM（図
示省略）番地データを記憶する第一のVRAM1および第二
のVRAM2と、VRAM1,2に接続されたVRAMポインタ３と、CR
OMアドレスデコーダ（図示省略）へVRAM1,2のデータ12
を出力する複数の切り換え回路４と、垂直同期信号（▲
▼）８により切り換え回路４を制御する１ビ
ットカウンタ５と、マイクロコンピュータからの書込み
要求６等によりVRAM1,2へのアクセスを切り換える切り
換え回路13とで構成されている。
示省略）番地データを記憶する第一のVRAM1および第二
のVRAM2と、VRAM1,2に接続されたVRAMポインタ３と、CR
OMアドレスデコーダ（図示省略）へVRAM1,2のデータ12
を出力する複数の切り換え回路４と、垂直同期信号（▲
▼）８により切り換え回路４を制御する１ビ
ットカウンタ５と、マイクロコンピュータからの書込み
要求６等によりVRAM1,2へのアクセスを切り換える切り
換え回路13とで構成されている。
次に、かかる映像表示制御回路を構成する各構成要素
について詳細に説明する。
について詳細に説明する。
まず、VRAM1およびVRAM2は、CROMの番地を指し示すデ
ータが記憶されている。またVRAMポインタ３は上述した
VRAM1,VRAM2の番地を指し示し、インクリメントクロッ
ク７により番地を１つづつインクリメントする一方、垂
直同期信号▲▼８および表示オン信号14によ
り有効期間がリセットされる。尚、VRAMポインタ３の初
期設定はリセット信号10によりリセットされる。次に、
複数個の切り換え回路４は１ビットカウンタ５からの信
号でCROMアドレスデコーダに対するVRAMデータの切り換
えを行い、また前述の１ビットカウンタ５は垂直同期信
号▲▼８の立下りで有効期間がセットおよび
リセットされる。１ビットカウンタ５はまた、VRAMポイ
ンタ３と同様にリセット信号10により初期設定される。
一方、切り換え回路13は１ビットカウンタ５からの出力
信号および書き込み要求６等によりVRAM1とVRAM2への出
力であるVRAMデータの書込み信号11の切り換えを行う。
ータが記憶されている。またVRAMポインタ３は上述した
VRAM1,VRAM2の番地を指し示し、インクリメントクロッ
ク７により番地を１つづつインクリメントする一方、垂
直同期信号▲▼８および表示オン信号14によ
り有効期間がリセットされる。尚、VRAMポインタ３の初
期設定はリセット信号10によりリセットされる。次に、
複数個の切り換え回路４は１ビットカウンタ５からの信
号でCROMアドレスデコーダに対するVRAMデータの切り換
えを行い、また前述の１ビットカウンタ５は垂直同期信
号▲▼８の立下りで有効期間がセットおよび
リセットされる。１ビットカウンタ５はまた、VRAMポイ
ンタ３と同様にリセット信号10により初期設定される。
一方、切り換え回路13は１ビットカウンタ５からの出力
信号および書き込み要求６等によりVRAM1とVRAM2への出
力であるVRAMデータの書込み信号11の切り換えを行う。
以上は各構成要素について説明したが、次に上述した
映像表示制御回路の全体の動作について第１図および第
２図により説明する。
映像表示制御回路の全体の動作について第１図および第
２図により説明する。
第２図は第１図に示す映像表示制御回路の各種制御信
号および１ビットカウンタ出力の信号波形図である。
号および１ビットカウンタ出力の信号波形図である。
第１図および第２図に示すように、まずリセット信号
10によりVRAMポインタ３と１ビットカウンタ５はリセッ
トされる。従って今選択されているVRAMについてみる
と、CROMアドレスデコーダへ出力されるのがVRAM1のデ
ータであり、一方書き込み可能なVRAMはVRAM2である。
しかし実際には表示オン信号14が出ていないので、VRAM
1,VRAM2共に書き込み可能な状態になっている。
10によりVRAMポインタ３と１ビットカウンタ５はリセッ
トされる。従って今選択されているVRAMについてみる
と、CROMアドレスデコーダへ出力されるのがVRAM1のデ
ータであり、一方書き込み可能なVRAMはVRAM2である。
しかし実際には表示オン信号14が出ていないので、VRAM
1,VRAM2共に書き込み可能な状態になっている。
そこで、まずマイクロコンピュータから書き込み要求
６を発行し、VRAM1およびVRAM2に初めに表示するCROMの
番地を示すVRAMデータをインクリメントクロック７に同
期してデータバス12から取り込む。次に、表示オン信号
14がアクティブ（ハイ）になると、垂直同期信号▲
▼８の立下りでVRAMポインタ３はリセットされ、
０番地からVRAMデータが読み出されるが、このときCROM
アドレスデコーダへ出力されるVRAMデータは、VRAM2の
出力であり、VRAM1が書き込み可能な状態となる。
６を発行し、VRAM1およびVRAM2に初めに表示するCROMの
番地を示すVRAMデータをインクリメントクロック７に同
期してデータバス12から取り込む。次に、表示オン信号
14がアクティブ（ハイ）になると、垂直同期信号▲
▼８の立下りでVRAMポインタ３はリセットされ、
０番地からVRAMデータが読み出されるが、このときCROM
アドレスデコーダへ出力されるVRAMデータは、VRAM2の
出力であり、VRAM1が書き込み可能な状態となる。
すなわち、表示を変えない時にはこのままで良いが、
すぐに表示を変えたい時には、垂直同期信号▲
▼８が立下ったと同時にVRAM1に対して次の表示デー
タ及び制御コードを書き込んでおく。このとき、もし垂
直同期信号▲▼８立下りから立上りまでの間
に書き込みができなくても、次の垂直同期信号▲
▼８の立下りまでに書き込まれていれば問題はない
ので、表示がちらついたり一瞬映像が消えたりすること
はない。
すぐに表示を変えたい時には、垂直同期信号▲
▼８が立下ったと同時にVRAM1に対して次の表示デー
タ及び制御コードを書き込んでおく。このとき、もし垂
直同期信号▲▼８立下りから立上りまでの間
に書き込みができなくても、次の垂直同期信号▲
▼８の立下りまでに書き込まれていれば問題はない
ので、表示がちらついたり一瞬映像が消えたりすること
はない。
次の垂直同期信号▲▼８の立下りで１ビッ
トカウンタ５の出力はロウになり、VRAMデータの出力は
VRAM1に変わり、VRAM2が書き込み可能となる。ここで、
表示を変える必要がない場合には、今VRAM1に書き込ん
だVRAMデータをVRAM2対して書き込んでおけば問題はな
い。
トカウンタ５の出力はロウになり、VRAMデータの出力は
VRAM1に変わり、VRAM2が書き込み可能となる。ここで、
表示を変える必要がない場合には、今VRAM1に書き込ん
だVRAMデータをVRAM2対して書き込んでおけば問題はな
い。
以上、本実施例について説明したが、本発明における
VRAMはこのように２の場合だけでなく、３つ以上の場合
にも前述の実施例と同様にして実現することが可能であ
る。
VRAMはこのように２の場合だけでなく、３つ以上の場合
にも前述の実施例と同様にして実現することが可能であ
る。
以上説明したように、本発明の映像表示制御回路はCR
OMの番地を指し示すデータを格納するVRAMを２つ以上持
つことにより、VRAMデータの書き変えに対する制限をな
くし、何時でも自由に且つ余裕を持って書き換えを行う
ことができ、動画などといった大量のデータの書き換え
も容易に行うことができるという効果がある。
OMの番地を指し示すデータを格納するVRAMを２つ以上持
つことにより、VRAMデータの書き変えに対する制限をな
くし、何時でも自由に且つ余裕を持って書き換えを行う
ことができ、動画などといった大量のデータの書き換え
も容易に行うことができるという効果がある。
第１図は本発明の一実施例を示す映像表示回路のブロッ
ク図、第２図は第１図に示す栄像表示制御回路の各種制
御信号および１ビットカウンタ出力の信号波形図であ
る。 1,2……ビデオメモリ（VRAM）、３……VRAMポインタ、
4,13……切換え回路、５……１ビットカウンタ、６……
書込み要求、７……インクリメントクロック、８……▲
▼、９……VRAMデータ、10……リセット信
号、11……書込み信号、12……VRAM出力、14……表示オ
ン信号。
ク図、第２図は第１図に示す栄像表示制御回路の各種制
御信号および１ビットカウンタ出力の信号波形図であ
る。 1,2……ビデオメモリ（VRAM）、３……VRAMポインタ、
4,13……切換え回路、５……１ビットカウンタ、６……
書込み要求、７……インクリメントクロック、８……▲
▼、９……VRAMデータ、10……リセット信
号、11……書込み信号、12……VRAM出力、14……表示オ
ン信号。
Claims (1)
- 【請求項１】第一の映像の他に第二の映像を重畳して表
示し且つ前記第二の映像の表示制御をマイクロコンピュ
ータを介して行うとともに、前記第二の映像データを記
憶しているキャラククターメモリと、前記キャラクター
メモリの番地を指し示すデータを格納しているビデオメ
モリとを備えた走査型表示装置の映像表示制御回路にお
いて、前記キャラクターメモリの番地データを記憶する
第一および第二のビデオメモリと、前記第一および第二
のビデオメモリに接続されクロックにより番地を一つず
つインクリメントするポインタと、一画面の終了を表わ
す垂直同期信号の立ち下がりで出力を反転させる１ビッ
トカウンタと、相互に前記第一および第二のビデオメモ
リにそれぞれ接続され、前記第一および第二のビデオメ
モリからの読み出しにあたっては前記１ビットカウンタ
の前記出力により前記番地データを前記キャラクターメ
モリに切り換えて出力する複数個の第一の切り換え回路
と、前記第一および第二のビデオメモリへの書き込みに
あたっては、前記マイクロコンピュータからの書き込み
要求と表示オン信号および前記１ビットカウンタの前記
出力とにより前記ポインタから前記第一および第二のビ
デオメモリへのアクセスを制御する第二の切り換え回路
とを有し、前記１ビットカウンタの前記出力により、前
記第一および第二のビデオメモリの一方を読み出し状態
としたとき、他方が書き込み状態になるように制御する
ことにより、交互に書き込み／読み出しを行うことを特
徴とする映像表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324194A JPH0817461B2 (ja) | 1988-12-21 | 1988-12-21 | 映像表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324194A JPH0817461B2 (ja) | 1988-12-21 | 1988-12-21 | 映像表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168779A JPH02168779A (ja) | 1990-06-28 |
| JPH0817461B2 true JPH0817461B2 (ja) | 1996-02-21 |
Family
ID=18163118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324194A Expired - Lifetime JPH0817461B2 (ja) | 1988-12-21 | 1988-12-21 | 映像表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817461B2 (ja) |
-
1988
- 1988-12-21 JP JP63324194A patent/JPH0817461B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02168779A (ja) | 1990-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080221 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090221 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |