JPH05143037A - カーソルジエネレータにおける座標データ処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 １つの座標データを複数回に分けてレジスタ
に書き込む際の画面上でのテアリング（位置分裂）を防
止した座標データ処理回路を提供する。 【構成】 １つの座標系に対して、レジスタを２系統用
意して書込み用レジスタ１１，１２と表示用レジスタ１
３，１４に分け、２分割された座標データの後半ビット
部分の書込みが書込み用レジスタ１２に対して終了する
までは表示用レジスタ１３，１４に格納されている画像
データで旧座標を表示するようにし、後半ビット部分の
書込み終了と同時に書込み用レジスタ１１，１２から表
示用レジスタ１３，１４に新座標データを転送し、新座
標を表示するようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カーソルジェネレータ
における座標データ処理回路に関し、特にデータバス数
以上のビット数の座標データを扱うカーソルジェネレー
タにおける座標データ処理回路に関する。

【０００２】

【従来の技術】データバス数以上のビット数の座標デー
タを扱うカーソルジェネレータにおいては、１つの座標
データを複数回に分けてレジスタに書き込むことにな
る。そして、Ｘ座標データは１水平ブランキング(H‐bl
ank)期間中に、Ｙ座標データは１垂直ブランキング(V‐
blank)期間中に更新を行うとき、１つの期間中に複数回
の書込みを終了してしまえば問題はなく、グラフィック
座標系に対して必要最小限度のレジスタで対処できるこ
とになる。

【０００３】

【発明が解決しようとする課題】しかしながら、特にＹ
座標データに対しては、もし１度の書込みが終えたとこ
ろで垂直同期信号が到来して次の表示期間に移った場
合、１垂直表示期間中だけ目的外の位置に表示物が表示
される可能性がある。例えば１２ビットで表示される座
標に対して、８ビットのデータバスを持つシステムを考
えると、通常は１垂直ブランキング期間中にレジスタに
２度アクセスすれば問題ないが、１度アクセスしたとこ
ろでブランキング期間が終了し表示期間に入ったとする
と、目的とする位置と下位８ビットは同じであるが、上
位４ビットに関しては、その４ビットのアクセスが終了
するまでの間、目的としない位置に表示されることにな
る。

【０００４】このときの現象を図３に示す。同図におい
て、ＡからＢへの座標の書換えを行うとき、Ｙ座標デー
タの下位８ビットの書込みを終了した時点で垂直同期信
号が立ち下がると、残りの上位４ビットを書き換えるた
めに次の垂直ブランキング期間で書込みが終了するまで
の間、目的としないＣの位置に画像データが現れる可能
性がある。このように、１つの座標データを２度以上に
分けてレジスタに書き込むとき、それぞれの動作の間
で、垂直同期信号が入る場合に目的としない位置に１垂
直期間中、画像データが表示される現象は、テアリング
（位置分裂）と称されている。

【０００５】そこで、本発明は、１つの座標データを複
数回に分けてレジスタに書き込む際の画面上でのテアリ
ング（位置分裂）の発生を防止したカーソルジェネレー
タにおける座標データ処理回路を提供することを目的と
する。

【０００６】

【課題を解決するための手段】本発明による座標データ
処理回路は、データバス数以上のビット数の座標データ
を扱うカーソルジェネレータにおいて、１つの座標デー
タが２度以上に分けて書き込まれる書込み用レジスタ
と、この書込み用レジスタから座標データが転送されか
つこれを画像データとして出力する表示用レジスタと、
１つの座標データの後半ビット部分の書込み用レジスタ
への書込みが終了するまでは表示用レジスタに格納され
ている旧座標データを画像データとして出力し、後半ビ
ット部分の座標データの書込み終了と同時に書込み用レ
ジスタから表示用レジスタに新座標データを転送すべく
制御する制御手段とを備えた構成となっている。

【０００７】

【作用】本発明による座標データ処理回路において、１
つの座標データの後半ビット部分の書込み用レジスタへ
の書込みが終了するまでは表示用レジスタに格納されて
いる旧座標データを画像データとして出力し、後半ビッ
ト部分の画像データの書込み終了と同時に書込み用レジ
スタから表示用レジスタに新座標データを転送すること
で、座標データの更新に伴うグラフィック画面上での表
示物の移動をスムーズに行える。

【０００８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図２は、本発明による座標データ処理回路
が適用されるカーソルジェネレータの構成の一例を示す
ブロック図である。なお、本カーソルジェネレータにお
いては、データバス数以上のビット数の座標データを扱
うシステムとなっており、本例では、データバス数が
８、座標データのビット数が１２であるものとして説明
する。

【０００９】図２において、ＭＰＵ（マイクロプロセッ
サ）インタフェース１は、１２ビットのデータバス２を
介してホストコンピュータ（図示せず）及びＲＡＭ３に
接続されている。ＲＡＭ３は、グラフィック画面上のＭ
＊Ｍピクセルのカーソル領域に対応したＭ＊Ｍビットの
記憶領域を有している。このＲＡＭ３には、所望の形状
のカーソルに対応したピクセルデータが格納されてい
る。

【００１０】ＭＰＵインタフェース１には、マウス等の
位置入力手段（図示せず）からカーソルの座標位置を表
わす１２ビットの座標データが例えば２回に分けて入力
される。ＭＰＵインタフェース１は、入力された座標デ
ータに基づいてカーソル位置検出回路４に対してＸ，Ｙ
の各座標を指定するものであり、２回に分けて入力され
る座標データを処理する座標データ処理回路を内蔵して
いる。この座標データ処理回路が本発明の特徴とする部
分であり、その構成の一例を図１に示す。

【００１１】図１において、１２ビットの１つの座標デ
ータが下位８ビットと、上位４ビットの２回に分けて入
力されるものとすると、これら座標データがそれぞれ書
き込まれる書込み用下位ビットレジスタ１１と書込み用
上位ビットレジスタ１２とが設けられている。さらに、
これら書込み用レジスタ１１，１２からその格納データ
が転送されかつこれらを画像データとして出力する表示
用下位ビットレジスタ１３及び上位ビットレジスタ１４
が設けられている。

【００１２】ここで、各下位ビットレジスタ１１，１３
を１つのまとまり、各上位ビットレジスタ１２，１４を
１つのまとまりとみて、全下位ビットレジスタ１１，１
３及び上位ビットレジスタ１２，１４に順にアドレス番
号が付されているとし、例えば、クロックCKとしてチッ
プイネーブル信号を使うと、その立ち下がりエッジをカ
ウンタ１５でカウントし、このカウント値をデコーダ１
６でデコードすることで、書込み用下位ビットレジスタ
１１がアクティブとなり、チップイネーブル信号の立ち
上がりエッジで書込み用下位ビットレジスタ１１への座
標データの書込みが終了する。

【００１３】ここまでのアクセス中は、表示用下位ビッ
トレジスタ１３及び上位ビットレジスタ１４は旧座標の
画像データを出力した状態にあり、これによりグラフィ
ック画面上には旧座標が表示されたままとなる。そし
て、次のチップイネーブル信号の立ち下がりで書込み用
上位ビットレジスタ１２及びフリップフロツプ（ＦＦ）
１７がデコードされ、チップイネーブル信号の立ち上が
りで書込み用上位ビットレジスタ１２への座標データの
書込みが終了するのと同時にＦＦ１７がアクティブとな
り、これによって表示用下位ビットレジスタ１３及び上
位ビットレジスタ１４がアクティブとなる。

【００１４】その後の水平同期(H-sync)信号、又は垂直
同期(V-sync)信号の立ち下がりエッジで書込み用下位ビ
ットレジスタ１１及び上位ビットレジスタ１２から表示
用下位ビットレジスタ１３及び上位ビットレジスタ１４
へ座標データが転送されると同時に表示区間に移る。そ
の結果、グラフィック画面上の表示は旧座標から新座標
に切り替わる。なお、カウンタ１５、デコーダ１６及び
ＦＦ１７によって座標データの転送制御及び画像データ
の出力制御をなす制御手段が構成されている。

【００１５】上述したように、１つの座標系（例えばＸ
座標とかＹ座標）に対して、レジスタを２系統（分割さ
れた単位で４個）用意して書込み用レジスタ１１，１２
と表示用レジスタ１３，１４に分け、２分割された座標
データの後半ビット部分の書込みが書込み用レジスタ１
２に対して終了するまでは表示用レジスタ１３，１４に
格納されている画像データで旧座標を表示するように
し、後半ビット部分の書込み終了と同時に書込み用レジ
スタ１１，１２から表示用レジスタ１３，１４に新座標
データを転送して新座標を表示することにより、座標デ
ータの更新に伴うグラフィック画面上での表示物の移動
に対してどのような場合にも画面を乱すことなく、スム
ーズに対応することができる。

【００１６】再び図２において、カーソル位置検出回路
４は、ＭＰＵインタフェース１内の上述した座標データ
処理回路から出力された画像データで指定されたＸ，Ｙ
座標位置を検出して位置検出クロックをＲＡＭ３に供給
するとともに、カーソルデータの出力条件（出力ピクセ
ル数）で定まるグラフィック画面上でのデータのシフト
すべきビット情報をシフトレジスタ５に供給する。

【００１７】ＲＡＭ３からは、カーソル位置検出回路４
から位置検出クロックが供給されることにより、カーソ
ルの横（水平方向）一列のピクセル列に対応したＭビッ
トのピクセルデータが１クロックで読み出され、これら
ピクセルデータはシフトレジスタ５に供給される。シフ
トレジスタ５はパラレルイン（並列入力）‐シリアルア
ウト（直列出力）型シフトレジスタであり、カーソル位
置検出回路４から供給されるシフトビット情報を基にし
てＲＡＭ３から出力されるピクセルデータのシフトを行
って目的位置にカーソルデータを任意のピクセル数、例
えば５，４又は１ピクセルずつ出力する。

【００１８】パラレルイン‐シリアルアウト型シフトレ
ジスタ５は、ＭＰＵインタフェース１によって指定され
るカーソルデータの出力条件（出力ピクセル数）に応じ
て並列入力データを直列出力データに変換して出力す
る。この直列出力データは、出力フォーマット回路６を
経て出力条件に応じたピクセル数のカーソルデータとし
て出力される。

【００１９】

【発明の効果】以上説明したように、本発明によれば、
データバス数以上のビット数の座標データを扱うカーソ
ルジェネレータにおいて、１つの座標系に対して書込み
用と表示用の２系統のレジスタを用意し、１つの座標デ
ータの後半ビット部分の書込み用レジスタへの書込みが
終了するまでは表示用レジスタに格納されている旧座標
データを表示データとして出力し、後半ビット部分の画
像データの書込み終了と同時に書込み用レジスタから表
示用レジスタに新座標データを転送するようにしたこと
により、座標データの更新に伴うグラフィック画面上で
の表示物の移動に対してどのような場合にも画面を乱す
ことなくスムーズに対応できるので、画面上でのテアリ
ング（位置分裂）の発生を防止できることになる。

【００２０】なお、上記構成によってレジスタの数が増
えることになるが、ハードウェアカーソルジェネレータ
のような比較的レジスタ数が少なくて済むグラフィック
表示システムにおいては、レジスタの数の増加による悪
影響はあまり大きな問題とはならず、むしろ、テアリン
グの発生を防止できる効果の方が大である。

【図面の簡単な説明】

【図１】本発明による座標データ処理回路の一実施例を
示すブロック図である。

【図２】本発明に係るカーソルジェネレータの構成の一
例を示すブロック図である。

【図３】グラフィック画面上の表示状態の一例を示す図
である。

【符号の説明】

１ ＭＰＵインタフェース ３ ＲＡＭ ４ カーソル位置検出回路 ５ パラレルイン‐シリアルアウト型シフトレジスタ １１ 書込み用下位ビットレジスタ １２ 書込み用上位ビットレジスタ １３ 表示用下位ビットレジスタ １４ 表示用上位ビットレジスタ １５ カウンタ １６ デコーダ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データバス数以上のビット数の座標デー
   タを扱うカーソルジェネレータにおいて、 １つの座標データが２度以上に分けて書き込まれる書込
   み用レジスタと、 前記書込み用レジスタから座標データが転送されかつこ
   れを画像データとして出力する表示用レジスタと、 前記１つの座標データの後半ビット部分の前記書込み用
   レジスタへの書込みが終了するまでは前記表示用レジス
   タに格納されている旧座標データを画像データとして出
   力し、後半ビット部分の座標データの書込み終了と同時
   に前記書込み用レジスタから前記表示用レジスタに新座
   標データを転送すべく制御する制御手段とを備えたこと
   を特徴とする座標データ処理回路。