JP2729155B2 - セルフリフレッシュ移行回路 - Google Patents
セルフリフレッシュ移行回路Info
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- JP2729155B2 JP2729155B2 JP7102535A JP10253595A JP2729155B2 JP 2729155 B2 JP2729155 B2 JP 2729155B2 JP 7102535 A JP7102535 A JP 7102535A JP 10253595 A JP10253595 A JP 10253595A JP 2729155 B2 JP2729155 B2 JP 2729155B2
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- signal
- flip
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Description
【０００１】
【産業上の利用分野】本発明は、停電等の電源の切断が
あったとき、ダイナミックランダムアクセスメモリに対
するリフレッシュ動作を、ＲＡＳオンリリフレッシュモ
ードからセルフリフレッシュモードに移行させるための
セルフリフレッシュ移行回路に関する。
あったとき、ダイナミックランダムアクセスメモリに対
するリフレッシュ動作を、ＲＡＳオンリリフレッシュモ
ードからセルフリフレッシュモードに移行させるための
セルフリフレッシュ移行回路に関する。
【０００２】
【従来の技術】停電等が発生して電源の切断があったと
き、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
に対するリフレッシュ動作を、ローアドレスストローブ
信号（ＲＡＳ信号）によってのみ動作するＲＡＳオンリ
リフレッシュモードから、自ららリフレッシュ動作を行
うセルフリフレッシュモードに移行させる必要がある
が、このとき、カラムアドレスストローブ信号（ＣＡＳ
信号）を立下げてからローアドレスストローブ信号（Ｒ
ＡＳ信号）を立下げるいわゆるＣＡＳビフォーＲＡＳシ
ーケンスを実行し、その後一定時間待機させるという制
御が必要である。
き、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
に対するリフレッシュ動作を、ローアドレスストローブ
信号（ＲＡＳ信号）によってのみ動作するＲＡＳオンリ
リフレッシュモードから、自ららリフレッシュ動作を行
うセルフリフレッシュモードに移行させる必要がある
が、このとき、カラムアドレスストローブ信号（ＣＡＳ
信号）を立下げてからローアドレスストローブ信号（Ｒ
ＡＳ信号）を立下げるいわゆるＣＡＳビフォーＲＡＳシ
ーケンスを実行し、その後一定時間待機させるという制
御が必要である。
【０００３】従来のＤＲＡＭに対する通常のリフレッシ
ュ動作には、大別してＲＡＳ信号によってのみ行うＲＡ
Ｓオンリリフレッシュ動作と、上記のＣＡＳビフォーＲ
ＡＳシーケンスによるＣＡＳビフォーＲＡＳリフレッシ
ュ動作とがあるが、セルフリフレッシュモードに移行さ
せるための制御を行うためには、通常のリフレッシュ動
作として、ＲＡＳオンリリフレッシュ動作を行っている
場合よりも、ＣＡＳビフォーＲＡＳリフレッシュ動作を
行っている場合の方が制御し易いため、セルフリフレッ
シュ機能付きのＤＲＡＭに対しては、外部に設けたリフ
レッシュ制御部によってＣＡＳビフォーＲＡＳリフレッ
シュ動作を実行させることにより、通常のリフレッシュ
動作を行わせるのが一般的である。
ュ動作には、大別してＲＡＳ信号によってのみ行うＲＡ
Ｓオンリリフレッシュ動作と、上記のＣＡＳビフォーＲ
ＡＳシーケンスによるＣＡＳビフォーＲＡＳリフレッシ
ュ動作とがあるが、セルフリフレッシュモードに移行さ
せるための制御を行うためには、通常のリフレッシュ動
作として、ＲＡＳオンリリフレッシュ動作を行っている
場合よりも、ＣＡＳビフォーＲＡＳリフレッシュ動作を
行っている場合の方が制御し易いため、セルフリフレッ
シュ機能付きのＤＲＡＭに対しては、外部に設けたリフ
レッシュ制御部によってＣＡＳビフォーＲＡＳリフレッ
シュ動作を実行させることにより、通常のリフレッシュ
動作を行わせるのが一般的である。
【０００４】
【発明が解決しようとする課題】上述したように、従来
のセルフリフレッシュ機能付きのＤＲＡＭに対するリフ
レッシュ動作は、ＣＡＳビフォーＲＡＳリフレッシュ動
作を実行させることによって通常のリフレッシュ動作を
行わせるのが一般的であるが、ＲＡＳオンリリフレッシ
ュ動作しか行うことができないリフレッシュ制御部を使
用しているＤＲＡＭに対しては、セルフリフレッシュモ
ードに移行させるとき、そのセルフリフレッシュモード
に移行させる直前に、当該ＤＲＡＭの品種に応じて指定
されている一定時間内に、当該ＤＲＡＭの全てのアドレ
スに対して集中的にリフレッシュ動作を行ってから、Ｃ
ＡＳビフォーＲＡＳシーケンスによってＣＡＳ信号およ
びＲＡＳ信号を共にローレベルに固定するという制御が
必要である。従ってＲＡＳオンリリフレッシュ動作しか
行うことができないリフレッシュ制御部を使用している
従来のセルフリフレッシュ機能付きのＤＲＡＭに対する
リフレッシュ動作は、ＣＡＳビフォーＲＡＳリフレッシ
ュ動作を実行できるリフレッシュ制御部を使用している
セルフリフレッシュ機能付きのＤＲＡＭに比べて、セル
フリフレッシュモードに移行させるときの制御が複雑で
あるという問題点を有している。
のセルフリフレッシュ機能付きのＤＲＡＭに対するリフ
レッシュ動作は、ＣＡＳビフォーＲＡＳリフレッシュ動
作を実行させることによって通常のリフレッシュ動作を
行わせるのが一般的であるが、ＲＡＳオンリリフレッシ
ュ動作しか行うことができないリフレッシュ制御部を使
用しているＤＲＡＭに対しては、セルフリフレッシュモ
ードに移行させるとき、そのセルフリフレッシュモード
に移行させる直前に、当該ＤＲＡＭの品種に応じて指定
されている一定時間内に、当該ＤＲＡＭの全てのアドレ
スに対して集中的にリフレッシュ動作を行ってから、Ｃ
ＡＳビフォーＲＡＳシーケンスによってＣＡＳ信号およ
びＲＡＳ信号を共にローレベルに固定するという制御が
必要である。従ってＲＡＳオンリリフレッシュ動作しか
行うことができないリフレッシュ制御部を使用している
従来のセルフリフレッシュ機能付きのＤＲＡＭに対する
リフレッシュ動作は、ＣＡＳビフォーＲＡＳリフレッシ
ュ動作を実行できるリフレッシュ制御部を使用している
セルフリフレッシュ機能付きのＤＲＡＭに比べて、セル
フリフレッシュモードに移行させるときの制御が複雑で
あるという問題点を有している。
【０００５】
【課題を解決するための手段】本発明のセルフリフレッ
シュ移行回路は、外部から入力するトリガパルス信号に
よって一定時間のパルス信号を出力するパルス幅設定回
路と、前記パルス幅設定回路からの前記パルス信号の出
力時間内にＤＲＡＭの全てのアドレスに対してリフレッ
シュ動作を行うリフレッシュ回路と、前記リフレッシュ
回路による前記リフレッシュ動作の後に外部から入力す
るクロック信号およびローアドレスストローブ信号によ
ってＣＡＳビフォーＲＡＳシーケンスを生成してセルフ
リフレッシュモードに移行するセルフリフレッシュモー
ド移行回路とを備えたものである。
シュ移行回路は、外部から入力するトリガパルス信号に
よって一定時間のパルス信号を出力するパルス幅設定回
路と、前記パルス幅設定回路からの前記パルス信号の出
力時間内にＤＲＡＭの全てのアドレスに対してリフレッ
シュ動作を行うリフレッシュ回路と、前記リフレッシュ
回路による前記リフレッシュ動作の後に外部から入力す
るクロック信号およびローアドレスストローブ信号によ
ってＣＡＳビフォーＲＡＳシーケンスを生成してセルフ
リフレッシュモードに移行するセルフリフレッシュモー
ド移行回路とを備えたものである。
【０００６】すなわち、本発明の第一のセルフリフレッ
シュ移行回路は、外部から入力するトリガパルス信号に
よって一定時間のパルス信号を出力するパルス幅設定回
路と、前記パルス幅設定回路からの前記パルス信号を入
力する第一のフリップフロップ回路と、前記第一のフリ
ップフロップ回路の出力信号とＲＡＳ入力信号とを入力
する第二のフリップフロップ回路と、前記第二のフリッ
プフロップ回路の出力信号と前記ＲＡＳ入力信号を反転
した信号とを入力する第三のフリップフロップ回路と、
前記第三のフリップフロップ回路の出力信号と前記ＲＡ
Ｓ入力信号とを入力してＲＡＳ出力信号を出力する第一
のアンド回路と、前記第二のフリップフロップ回路の出
力信号とクロック信号とを入力する１個の第四のフリッ
プフロップ回路と、前記第四のフリップフロップ回路の
出力信号とＣＡＳ入力信号とを入力してＣＡＳ出力信号
を出力する１個の第二のアンド回路とを備えている。
シュ移行回路は、外部から入力するトリガパルス信号に
よって一定時間のパルス信号を出力するパルス幅設定回
路と、前記パルス幅設定回路からの前記パルス信号を入
力する第一のフリップフロップ回路と、前記第一のフリ
ップフロップ回路の出力信号とＲＡＳ入力信号とを入力
する第二のフリップフロップ回路と、前記第二のフリッ
プフロップ回路の出力信号と前記ＲＡＳ入力信号を反転
した信号とを入力する第三のフリップフロップ回路と、
前記第三のフリップフロップ回路の出力信号と前記ＲＡ
Ｓ入力信号とを入力してＲＡＳ出力信号を出力する第一
のアンド回路と、前記第二のフリップフロップ回路の出
力信号とクロック信号とを入力する１個の第四のフリッ
プフロップ回路と、前記第四のフリップフロップ回路の
出力信号とＣＡＳ入力信号とを入力してＣＡＳ出力信号
を出力する１個の第二のアンド回路とを備えている。
【０００７】本発明の第二のセルフリフレッシュ移行回
路は、外部から入力するトリガパルス信号によって一定
時間のパルス信号を出力するパルス幅設定回路と、前記
パルス幅設定回路からの前記パルス信号を入力する第一
のフリップフロップ回路と、前記第一のフリップフロッ
プ回路の出力信号とＲＡＳ入力信号とを入力する第二の
フリップフロップ回路と、前記第二のフリップフロップ
回路の出力信号と前記ＲＡＳ入力信号を反転した信号と
を入力する第三のフリップフロップ回路と、前記第三の
フリップフロップ回路の出力信号と前記ＲＡＳ入力信号
とを入力してＲＡＳ出力信号を出力する第一のアンド回
路と、前記第二のフリップフロップ回路の出力信号とク
ロック信号とを入力する２個の第四のフリップフロップ
回路と、前記第四のフリップフロップ回路の出力信号と
ＣＡＳ入力信号とを入力してＣＡＳ出力信号を出力する
前記２個の第四のフリップフロップ回路のそれぞれに対
応する２個の第二のアンド回路とを備えている。
路は、外部から入力するトリガパルス信号によって一定
時間のパルス信号を出力するパルス幅設定回路と、前記
パルス幅設定回路からの前記パルス信号を入力する第一
のフリップフロップ回路と、前記第一のフリップフロッ
プ回路の出力信号とＲＡＳ入力信号とを入力する第二の
フリップフロップ回路と、前記第二のフリップフロップ
回路の出力信号と前記ＲＡＳ入力信号を反転した信号と
を入力する第三のフリップフロップ回路と、前記第三の
フリップフロップ回路の出力信号と前記ＲＡＳ入力信号
とを入力してＲＡＳ出力信号を出力する第一のアンド回
路と、前記第二のフリップフロップ回路の出力信号とク
ロック信号とを入力する２個の第四のフリップフロップ
回路と、前記第四のフリップフロップ回路の出力信号と
ＣＡＳ入力信号とを入力してＣＡＳ出力信号を出力する
前記２個の第四のフリップフロップ回路のそれぞれに対
応する２個の第二のアンド回路とを備えている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の第一の実施例を示すブロッ
ク図、図２は図１の実施例の各部の信号の波形を示す波
形図である。
ク図、図２は図１の実施例の各部の信号の波形を示す波
形図である。
【００１０】図１および図２に示すように、ＤＲＡＭの
セルフリフレッシュ機能を作動させるとき、外部のリフ
レッシュ制御部は、セルフリフレッシュ動作を許可する
ための信号として、トリガパルス信号１１を出力する。
このトリガパルス信号１１は、パルス幅設定回路１に入
力する。パルス幅設定回路１は、トリガパルス信号１１
を入力したとき、あらかじめ設定されている一定の時間
幅の出力信号１８を出力する。出力信号１８は、ローア
クティブの信号である。
セルフリフレッシュ機能を作動させるとき、外部のリフ
レッシュ制御部は、セルフリフレッシュ動作を許可する
ための信号として、トリガパルス信号１１を出力する。
このトリガパルス信号１１は、パルス幅設定回路１に入
力する。パルス幅設定回路１は、トリガパルス信号１１
を入力したとき、あらかじめ設定されている一定の時間
幅の出力信号１８を出力する。出力信号１８は、ローア
クティブの信号である。
【００１１】既述のように、ＲＡＳオンリリフレッシュ
動作しか行うことができないリフレッシュ制御部を使用
しているＤＲＡＭに対してセルフリフレッシュモードに
移行させるとき、そのセルフリフレッシュモードに移行
させる直前に、当該ＤＲＡＭの品種に応じて指定されて
いる一定時間内に、当該ＤＲＡＭの全てのアドレスに対
して集中的にリフレッシュ動作を行う必要があるが、出
力信号１８の時間幅は、この指定された時間となってい
る。すなわち、外部のリフレッシュ制御部がセルフリフ
レッシュ動作を許可してからの一定時間は、パルス幅設
定回路１の出力信号１８は、ローレベルとなっている。
動作しか行うことができないリフレッシュ制御部を使用
しているＤＲＡＭに対してセルフリフレッシュモードに
移行させるとき、そのセルフリフレッシュモードに移行
させる直前に、当該ＤＲＡＭの品種に応じて指定されて
いる一定時間内に、当該ＤＲＡＭの全てのアドレスに対
して集中的にリフレッシュ動作を行う必要があるが、出
力信号１８の時間幅は、この指定された時間となってい
る。すなわち、外部のリフレッシュ制御部がセルフリフ
レッシュ動作を許可してからの一定時間は、パルス幅設
定回路１の出力信号１８は、ローレベルとなっている。
【００１２】出力信号１８はフリップフロップ回路（Ｄ
型フリップフロップ）２のＣＫ端子に入力しており、従
ってＤ型フリップフロップ２は、出力信号１８の終端の
立上りのエッジにおいてハイレベルとなる出力信号１９
を出力する。なお、Ｄ型フリップフロップ２および３お
よび４および５は、あらかじめリセット信号１５によっ
てリセットされている。なお、リセット信号１５は、通
常電源オンまたは外部のリフレッシュ制御部の制御によ
ってアクティブになる。
型フリップフロップ）２のＣＫ端子に入力しており、従
ってＤ型フリップフロップ２は、出力信号１８の終端の
立上りのエッジにおいてハイレベルとなる出力信号１９
を出力する。なお、Ｄ型フリップフロップ２および３お
よび４および５は、あらかじめリセット信号１５によっ
てリセットされている。なお、リセット信号１５は、通
常電源オンまたは外部のリフレッシュ制御部の制御によ
ってアクティブになる。
【００１３】Ｄ型フリップフロップ２の出力信号１９
は、Ｄ型フリップフロップ３のＤ端子に入力し、Ｄ型フ
リップフロップ３は、出力信号１９がハイレベルになっ
てから、ＣＫ端子に外部のリフレッシュ制御部からのＲ
ＡＳ入力信号１２が入力すると、そのＲＡＳ入力信号１
２の立上りのエッジにおいてハイレベルとなる出力信号
２０を出力する。出力信号２０は、Ｄ型フリップフロッ
プ４およびＤ型フリップフロップ５のＤ端子に入力す
る。
は、Ｄ型フリップフロップ３のＤ端子に入力し、Ｄ型フ
リップフロップ３は、出力信号１９がハイレベルになっ
てから、ＣＫ端子に外部のリフレッシュ制御部からのＲ
ＡＳ入力信号１２が入力すると、そのＲＡＳ入力信号１
２の立上りのエッジにおいてハイレベルとなる出力信号
２０を出力する。出力信号２０は、Ｄ型フリップフロッ
プ４およびＤ型フリップフロップ５のＤ端子に入力す
る。
【００１４】Ｄ型フリップフロップ４はまた、ＲＡＳ入
力信号１２を反転させる反転回路６の出力信号をＣＫ端
子に入力する。従ってＤ型フリップフロップ４の出力信
号２２は、ＲＡＳ入力信号１２の立下りのエッジにおい
てローレベルとなる信号として出力される。一方、Ｄ型
フリップフロップ５のＣＫ端子には、クロック信号１３
が入力している。従ってＤ型フリップフロップ５の出力
信号２３は、クロック信号１３の立上りのエッジにおい
てローレベルとなる信号として出力される。
力信号１２を反転させる反転回路６の出力信号をＣＫ端
子に入力する。従ってＤ型フリップフロップ４の出力信
号２２は、ＲＡＳ入力信号１２の立下りのエッジにおい
てローレベルとなる信号として出力される。一方、Ｄ型
フリップフロップ５のＣＫ端子には、クロック信号１３
が入力している。従ってＤ型フリップフロップ５の出力
信号２３は、クロック信号１３の立上りのエッジにおい
てローレベルとなる信号として出力される。
【００１５】Ｄ型フリップフロップ４の出力信号２２と
ＲＡＳ入力信号１２とはアンド回路７に入力し、Ｄ型フ
リップフロップ５の出力信号２３とＣＡＳ入力信号１４
とはアンド回路８に入力し、アンド回路７の出力のＲＡ
Ｓ出力信号１６とアンド回路８の出力のＣＡＳ出力信号
１７は、共にローレベルの信号となってＤＲＡＭに対し
て出力される。このとき、ＲＡＳ入力信号１２よりも速
い周期のクロック信号１３をＤ型フリップフロップ５に
入力しておくと、ＣＡＳ出力信号１７が立下ってからＲ
ＡＳ入力信号１２が立下るタイミングでＲＡＳ出力信号
１６およびＣＡＳ出力信号１７を出力することができ、
ＣＡＳビフォーＲＡＳの信号を生成することができる。
ＲＡＳ入力信号１２とはアンド回路７に入力し、Ｄ型フ
リップフロップ５の出力信号２３とＣＡＳ入力信号１４
とはアンド回路８に入力し、アンド回路７の出力のＲＡ
Ｓ出力信号１６とアンド回路８の出力のＣＡＳ出力信号
１７は、共にローレベルの信号となってＤＲＡＭに対し
て出力される。このとき、ＲＡＳ入力信号１２よりも速
い周期のクロック信号１３をＤ型フリップフロップ５に
入力しておくと、ＣＡＳ出力信号１７が立下ってからＲ
ＡＳ入力信号１２が立下るタイミングでＲＡＳ出力信号
１６およびＣＡＳ出力信号１７を出力することができ、
ＣＡＳビフォーＲＡＳの信号を生成することができる。
【００１６】以上のように、外部のリフレッシュ制御部
がセルフリフレッシュ動作を許可するためのトリガパル
ス信号１１を出力してから、ＤＲＡＭの品種に応じて指
定されている一定時間内に当該ＤＲＡＭの全てのアドレ
スに対して集中的にリフレッシュ動作を行い、その後Ｃ
ＡＳビフォーＲＡＳのシーケンスとなるＲＡＳ出力信号
１６およびＣＡＳ出力信号１７をローレベルで出力し、
その状態を一定時間以上継続させることにより、当該Ｄ
ＲＡＭをセルフリフレッシュモードに移行させることが
できる。
がセルフリフレッシュ動作を許可するためのトリガパル
ス信号１１を出力してから、ＤＲＡＭの品種に応じて指
定されている一定時間内に当該ＤＲＡＭの全てのアドレ
スに対して集中的にリフレッシュ動作を行い、その後Ｃ
ＡＳビフォーＲＡＳのシーケンスとなるＲＡＳ出力信号
１６およびＣＡＳ出力信号１７をローレベルで出力し、
その状態を一定時間以上継続させることにより、当該Ｄ
ＲＡＭをセルフリフレッシュモードに移行させることが
できる。
【００１７】図３は本発明の第二の実施例を示すブロッ
ク図である。
ク図である。
【００１８】図１の実施例は、本発明を１ＣＡＳタイプ
のＤＲＡＭに対して適用した例であるが、図３の実施例
は、本発明を２ＣＡＳタイプのＤＲＡＭに対して適用し
たものである。
のＤＲＡＭに対して適用した例であるが、図３の実施例
は、本発明を２ＣＡＳタイプのＤＲＡＭに対して適用し
たものである。
【００１９】本発明を２ＣＡＳタイプのＤＲＡＭに対し
て適用するときは、図３に示すように、ＣＡＳ出力信号
を出力するため、最終段のＤ型フリップフロップ５ａと
アンド回路８ａ（入力信号は出力信号２３ａおよびＣＡ
Ｓ入力信号１４ａ）の組とＤ型フリップフロップ５ｂお
よびアンド回路８ｂ（入力信号は出力信号２３ｂおよび
ＣＡＳ入力信号１４ｂ）の組との２組を並列に設け、２
個のＣＡＳ出力信号１７ａおよび１７ｂを出力させる。
て適用するときは、図３に示すように、ＣＡＳ出力信号
を出力するため、最終段のＤ型フリップフロップ５ａと
アンド回路８ａ（入力信号は出力信号２３ａおよびＣＡ
Ｓ入力信号１４ａ）の組とＤ型フリップフロップ５ｂお
よびアンド回路８ｂ（入力信号は出力信号２３ｂおよび
ＣＡＳ入力信号１４ｂ）の組との２組を並列に設け、２
個のＣＡＳ出力信号１７ａおよび１７ｂを出力させる。
【００２０】
【発明の効果】以上説明したように、本発明のセルフリ
フレッシュ移行回路は、外部から入力するトリガパルス
信号によって一定時間のパルス信号を出力するパルス幅
設定回路と、パルス幅設定回路からのパルス信号の出力
時間内にＤＲＡＭの全てのアドレスに対してリフレッシ
ュ動作を行うリフレッシュ回路と、リフレッシュ回路に
よるリフレッシュ動作の後に外部から入力するクロック
信号およびローアドレスストローブ信号によってＣＡＳ
ビフォーＲＡＳシーケンスの信号を生成してセルフリフ
レッシュモードに移行させるセルフリフレッシュモード
移行回路とを備えることにより、自動的にＤＲＡＭをセ
ルフリフレッシュモードに移行させることができるとい
う効果がある。
フレッシュ移行回路は、外部から入力するトリガパルス
信号によって一定時間のパルス信号を出力するパルス幅
設定回路と、パルス幅設定回路からのパルス信号の出力
時間内にＤＲＡＭの全てのアドレスに対してリフレッシ
ュ動作を行うリフレッシュ回路と、リフレッシュ回路に
よるリフレッシュ動作の後に外部から入力するクロック
信号およびローアドレスストローブ信号によってＣＡＳ
ビフォーＲＡＳシーケンスの信号を生成してセルフリフ
レッシュモードに移行させるセルフリフレッシュモード
移行回路とを備えることにより、自動的にＤＲＡＭをセ
ルフリフレッシュモードに移行させることができるとい
う効果がある。
【図１】本発明の第一の実施例を示すブロック図であ
る。
る。
【図２】図１の実施例の各部の信号の波形を示す波形図
である。
である。
【図３】本発明の第二の実施例を示すブロック図であ
る。
る。
１ パルス幅設定回路 ２・３・４ フリップフロップ回路（Ｄ型フリップフ
ロップ） ５・５ａ・５ｂ フリップフロップ回路（Ｄ型フリッ
プフロップ） ６ 反転回路 ７・８・８ａ・８ｂ アンド回路 １１ トリガパルス信号 １２ ＲＡＳ入力信号 １３ クロック信号 １４・１４ａ・１４ｂ ＣＡＳ入力信号 １５ リセット信号 １６ ＲＡＳ出力信号 １７・１７ａ・１７ｂ ＣＡＳ出力信号 １８・１９・２０・２１・２２・２３・２３ａ・２３ｂ
出力信号
ロップ） ５・５ａ・５ｂ フリップフロップ回路（Ｄ型フリッ
プフロップ） ６ 反転回路 ７・８・８ａ・８ｂ アンド回路 １１ トリガパルス信号 １２ ＲＡＳ入力信号 １３ クロック信号 １４・１４ａ・１４ｂ ＣＡＳ入力信号 １５ リセット信号 １６ ＲＡＳ出力信号 １７・１７ａ・１７ｂ ＣＡＳ出力信号 １８・１９・２０・２１・２２・２３・２３ａ・２３ｂ
出力信号
Claims (2)
- 【請求項１】 外部から入力するトリガパルス信号によ
って一定時間のパルス信号を出力するパルス幅設定回路
と、前記パルス幅設定回路からの前記パルス信号を入力
する第一のフリップフロップ回路と、前記第一のフリッ
プフロップ回路の出力信号とＲＡＳ入力信号とを入力す
る第二のフリップフロップ回路と、前記第二のフリップ
フロップ回路の出力信号と前記ＲＡＳ入力信号を反転し
た信号とを入力する第三のフリップフロップ回路と、前
記第三のフリップフロップ回路の出力信号と前記ＲＡＳ
入力信号とを入力してＲＡＳ出力信号を出力する第一の
アンド回路と、前記第二のフリップフロップ回路の出力
信号とクロック信号とを入力する１個の第四のフリップ
フロップ回路と、前記第四のフリップフロップ回路の出
力信号とＣＡＳ入力信号とを入力してＣＡＳ出力信号を
出力する１個の第二のアンド回路とを備えることを特徴
とするセルフリフレッシュ移行回路。 - 【請求項２】 外部から入力するトリガパルス信号によ
って一定時間のパルス信号を出力するパルス幅設定回路
と、前記パルス幅設定回路からの前記パルス信号を入力
する第一のフリップフロップ回路と、前記第一のフリッ
プフロップ回路の出力信号とＲＡＳ入力信号とを入力す
る第二のフリップフロップ回路と、前記第二のフリップ
フロップ回路の出力信号と前記ＲＡＳ入力信号を反転し
た信号とを入力する第三のフリップフロップ回路と、前
記第三のフリップフロップ回路の出力信号と前記ＲＡＳ
入力信号とを入力してＲＡＳ出力信号を出力する第一の
アンド回路と、前記第二のフリップフロップ回路の出力
信号とクロック信号とを入力する２個の第四のフリップ
フロップ回路と、前記第四のフリップフロップ回路の出
力信号とＣＡＳ入力信号とを入力してＣＡＳ出力信号を
出力する前記２個の第四のフリップフロップ回路のそれ
ぞれに対応する２個の第二のアンド回路とを備えること
を特徴とするセルフリフレッシュ移行回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102535A JP2729155B2 (ja) | 1995-04-26 | 1995-04-26 | セルフリフレッシュ移行回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102535A JP2729155B2 (ja) | 1995-04-26 | 1995-04-26 | セルフリフレッシュ移行回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08297970A JPH08297970A (ja) | 1996-11-12 |
| JP2729155B2 true JP2729155B2 (ja) | 1998-03-18 |
Family
ID=14329984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7102535A Expired - Fee Related JP2729155B2 (ja) | 1995-04-26 | 1995-04-26 | セルフリフレッシュ移行回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2729155B2 (ja) |
-
1995
- 1995-04-26 JP JP7102535A patent/JP2729155B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08297970A (ja) | 1996-11-12 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971118 |
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