KR100518508B1 - 반도체메모리장치 - Google Patents

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KR100518508B1 KR1019970056437A KR19970056437A KR100518508B1 KR 100518508 B1 KR100518508 B1 KR 100518508B1 KR 1019970056437 A KR1019970056437 A KR 1019970056437A KR 19970056437 A KR19970056437 A KR 19970056437A KR 100518508 B1 KR100518508 B1 KR 100518508B1
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Abstract

자가 리프레쉬 모드를 구비하는 반도체 메모리 장치에 있어서, 자가 리프레쉬 모드에 진입하기 전에 스스로 상기 반도체 메모리 장치를 구성하고 있는 전 메모리 셀들에 대하여 리프레쉬 동작을 수행하도록 해당되는 회로들을 제어하는 제어부를 구비하는 반도체 메모리 장치가 개시되어 있다. 본 발명에 의하면, 전체 메모리 셀들에 대하여 자동적으로 리프레쉬 동작을 수행한 후 자가 리프레쉬 모드로 진입하므로, 자가 리프레쉬 모드 진입 후 별도의 타이밍이나 조작을 필요로 하지 않고 스스로 전체 메모리 셀들에 대하여 자동 리프레쉬 동작을 수행하도록 구성하여 자가 리프레쉬 모드 이전에 별도의 전체 메모리 셀에 대한 리프레쉬 동작을 수행하는 것을 필요로 하지 않는 효과를 가진다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 자가 리프레쉬 모드 진입 전에 별도의 타이밍이나 조작을 필요로 하지 않고 스스로 전체 메모리 셀들에 대하여 자동 리프레쉬 동작을 수행하도록 구성되어 있는 반도체 메모리 장치에 관한 것이다.
통상적으로 다이나믹 렌덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 장치에 있어서는 저전력 소비를 구현하기 위하여 자가 리프레쉬 모드(Self Refresh Mode)를 채용하고 있다.
자가 리프레쉬 모드는 저전력 동작으로 메모리 장치에 저장되어 있는 데이터를 유지하기 위한 것이다. 자가 리프레쉬 모드에서는 저전력 소비를 위하여 클럭 인에이블(CKE)을 제외한 모든 입력 버퍼들과 내부 클럭이 디스에이블 되고, 자가 리프레쉬 동작을 위한 어드레스 발생 및 타이밍(Timing)이 내부적으로 발생되어진다.
도 1은 종래의 반도체 메모리 장치에 있어서 자가 리프레쉬 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.
도 1을 참조하면, CBR(CAS Before RAS) 사이클(Cycle)에 의해 CBR(CAS Before RAS) 모드(Mode)로 진입한 후 펄스 신호(Q6)가 하이('H') 레벨이 되는 128㎲(OSC 출력이 4㎲) 후에 자가 리프레쉬 모드로 진입한다. 자가 리프레쉬 모드로 진입한 후 자가 리프레쉬 동작은 펄스 주기(T)가 32㎲인 펄스 신호(Q3)에 의해 제어되는 신호(SRFHPB)에 의해 32㎲마다 1개의 워드 라인(Word Line)씩 리프레쉬를 진행한다. 즉, 신호(SRFHPB)가 하이('H') 레벨에서 로우('L') 레벨로 인에이블 되면 신호(PCBRRB)는 하이('H') 레벨로 유지되며 신호(SRFHPB)와 반대의 위상으로 동작하는 신호(SRSP)가 하이('H') 레벨로 인에이블 된다. 이에 따라 신호(PRD), 신호(PXRC), 신호(PSE), 및 신호(PS)가 순차적으로 하이('H') 레벨의 신호를 전달하여 1개의 워드 라인을 인에이블 하여 리프레쉬 동작을 수행한다. 하이('H') 레벨의 신호(PS)에 의해, 신호(PCBRRB)는 다시 하이('H') 레벨로 디스에이블 되지 못하고 신호(SRPHPB)가 로우('L') 레벨로 유지되는 시간, 예컨대 16㎲동안 로우('L') 레벨의 상태를 유지한다. 그런 다음 신호(SRFHPB)가 하이('H') 레벨로 디스에이블 되면 이에 따라 하이('H') 레벨로 디스에이블 된다. 그러나, 신호(SRFHPB)가 하이('H') 레벨로 있는 시간, 예컨대 16㎲동안에는 신호(SRSP)가 로우('L') 상태로 디스에이블 되므로 신호(PRD)는 로우('L') 상태를 유지한다. 이와 같은 동작은 매 주기, 예컨대 32㎲마다 반복되며, 이에 따라 매 주기, 예컨대 32㎲마다 신호(PRD) 펄스가 1번씩 발생하여 1개씩의 워드 라인이 순차적으로 리프레쉬 되며 이는 자가 리프레쉬 모드가 종료되는 시점까지 반복된다.
이와 같이, 종래의 반도체 메모리 장치에 있어서 자가 리프레쉬 모드로의 전환은 CBR(CAS Before RAS) 모드(Mode)로 진입 후 일정한 시간이 지나면 자동적으로 이루어진다. 이 때, 대기 시간은 일반적으로 약 128㎲ 정도이다. 자가 리프레쉬 모드로 진입하면 일정 시간, 예를 들어 64M DRAM의 경우 32㎲, 마다 회로를 동작시켜 1개 워드 라인(Word Line)씩 순차적으로 리프레쉬 시키게 된다. 따라서 64M DRAM에서 사용하고 있는 4K 리프레쉬 동작의 경우 32㎲ X 4096 =128ms가 되어 128ms를 주기로 하여 리프레쉬 동작이 반복된다. 그러나, 자가 리프레쉬 모드로의 진입 직전에 이미 스펙(Spec)에서 정하는 시간, 예컨대 64ms의 대기 시간을 가진 메모리 셀이 있을 수 있으며 이러한 상태에서 자가 리프레쉬 모드로 진입할 경우에는 최대 128ms+64ms=l92ms 동안을 대기하는 경우가 발생할 수 있다. 이러한 경우를 대비하여 종래의 반도체 메모리 장치에서는 자가 리프레쉬 모드 진입 전후 소정 시간, 예컨대 16ms내에 전체 메모리 셀들에 대하여 리프레쉬를 해 줄 것을 의무화하고 있다. 이는 사용자의 입장에서 반도체 메모리 장치의 작용을 복잡하게 하는 요인이 되고 있으며 반도체 메모리 장치의 제어부(Controller)를 설계할 때 주의해야할 사항이 되고 있다.
따라서, 본 발명의 목적은 반도체 메모리 장치에 있어서 자가 리프레쉬 모드 진입 후 별도의 타이밍이나 조작을 필요로 하지 않고 스스로 전체 메모리 셀들에 대하여 자동 리프레쉬 동작을 수행하도록 구성하여 자가 리프레쉬 모드 이전에 별도의 전체 메모리 셀에 대한 리프레쉬 동작을 수행하는 것을 필요로 하지 않는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 반도체 메모리 장치에 있어서 자가 리프레쉬 모드 진입 후 별도의 타이밍이나 조작을 필요로 하지 않고 스스로 전체 메모리 셀들에 대하여 자동 리프레쉬 동작을 수행하도록 구성하여 자가 리프레쉬 모드 이전에 별도의 전체 메모리 셀에 대한 리프레쉬 동작을 수행하는 것을 필요로 하지 않는 반도체 메모리 장치의 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치는 CBR 모드 진입 후 소정의 기간 후에 상기 반도체 메모리 장치를 구성하고 있는 전체 메모리 셀들에 대하여 자동적으로 리프레쉬 동작을 수행하고 난 후 저전력 모드에서 동작하는 자가 리프레쉬 동작을 수행하기 위하여 제 1 내지 제 7 제어 신호들, 및 제 3 내지 제 8 내부 클럭 신호들을 발생시키는 제어 신호 발생부; 상기 제어 신호 발생부로부터 출력되는 제 1 제어 신호에 의해 제어되어 해당되는 로 어드레스들을 발생시키는 카운터; 상기 제어 신호 발생부로부터 출력되는 상기 제 1 내지 제 7 제어 신호들에 의해서 제어되어 RAS 체인의 마스터 신호를 발생시키는 RASB 버퍼; 및 상기 제어 신호 발생부로부터 출력되는 상기 제 1 내지 제 7 제어 신호들과 상기 RASB 버퍼로부터 발생되는 상기 마스터 신호에 의해 제어되어 상기 카운터로부터 출력되는 로 어드레스들을 버퍼링하여 출력하는 로 어드레스 버퍼를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치의 방법은 CBR 모드로 진입하는 CBR 모드 진입 단계; 상기 CBR 모드 진입 단계 후 소정의 제 1 기간 후에 상기 반도체 메모리 장치를 구성하고 있는 전체 메모리 셀들을 자동적으로 리프레쉬하는 자동 리프레쉬 단계; 및 상기 CBR 모드 진입 단계 후 소정의 제 2 기간 후에 자가 리프레쉬 모드로 진입하는 자가 리프레쉬 모드 진입 단계를 구비하는 것을 특징으로 한다.
이어서 첨부한 도면들을 참조하여 본 발명의 실시예들에 대하여 자세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에 있어서 자가 리프레쉬 동작 모드를 위한 부분의 블록도를 나타내고 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에 있어서 자가 리프레쉬 동작 모드를 위한 부분은 제어 신호 발생부(210), 카운터(220), 로 어드레스 버퍼(230), 및 RASB 버퍼(240)를 구비한다.
제어 신호 발생부(210)는 CBR 모드 진입 후 소정의 기간 후에 반도체 메모리 장치를 구성하고 있는 전 메모리 셀들에 대하여 자동적으로 리프레쉬 동작을 수행하고 난 후 저전력 모드에서 동작하는 자가 리프레쉬 동작을 수행하기 위하여 카운터(220), 로 어드레스 버퍼(230) 및 RASB 버퍼(240)를 제어하는 제어 신호들(CTNP, SRFHPB, PRF, PXRC, PSE, PS, PCBRRB) 및 내부 클럭 신호들(Q3 내지 Q8)을 발생시킨다. 여기서 내부 클럭 신호(Q3)는 32㎲의 주기(T3)를 가진다. 그리고 내부 클럭 신호들(Q4 내지 Q8)은 각각, 내부 클럭 신호(Q3)의 주기(T3)의 2,4,6,8,16배의 주기들(T4 내지 T8)을 가진다.
카운터(220)는 제어 신호 발생부(210)로부터 출력되는 제어 신호(CNTP)에 의해 제어되어 해당되는 로 어드레스들을 발생시킨다.
RASB 버퍼(240)는 제어 신호 발생부(210)로부터 출력되는 제어 신호들(SRFHPB,PCBRRB)에 의해서 제어되어 RAS 체인(Chain)의 마스터(Mast) 신호(PRD)를 발생시킨다.
로 어드레스 버퍼(230)는 제어 신호 발생부(210)로부터 출력되는 제어 신호들(PRF,PS)과 RASB 버퍼(240)로부터 발생되는 마스터 신호(PRD)에 의해 제어되어 카운터(220)로부터 출력되는 로 어드레스들을 버퍼링하여 출력한다.
도 3은 도 2의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 3을 참조하면, 자가 리프레쉬 동작 모드로의 진입은 CBR 모드 진입 후 자동적으로 전체 메모리 셀들에 대하여 리프레쉬 동작을 수행하는 데 충분한 소정 기간(PDEL2), 예컨대 512㎲ 후에 액티브 되는 제어 신호(SRFHPB)에 의해서 이루어진다. 자가 리프레쉬 동작은 CBR 모드 진입 후 소정 기간(PDEL2), 예컨대 512㎲ 후부터 제어 신호 발생부(210)로부터 발생되는 제어 신호들(SRFHPB,PCBRRB)에 의해서 제어되어 발생되는 마스터 신호(PDR)에 의해서 이루어진다. 자가 리프레쉬 모드로 진입한 후 자가 리프레쉬 동작은 펄스 주기(T3)가 32㎲인 펄스 신호(Q3)에 의해 제어되는 제어 신호(SRFHPB)에 의해 32㎲마다 1개의 워드 라인(Word Line)씩 리프레쉬를 진행한다. 즉, 제어 신호(SRFHPB)가 하이('H') 레벨에서 로우('L') 레벨로 인에이블 되면 제어 신호(PCBRRB)는 하이('H') 레벨로 유지되며 신호(SRFHPB)와 반대의 위상으로 동작하는 신호(SRSP)가 하이('H') 레벨로 인에이블된다. 이에 따라 마스터 신호(PRD), 제어 신호(PXRC), 제어 신호(PSE), 및 제어 신호(PS)가 순차적으로 하이('H') 레벨의 신호를 전달하여 1개의 워드 라인을 인에이블 하여 리프레쉬 동작을 수행한다. 하이('H') 레벨의 제어 신호(PS)에 의해, 제어 신호(PCBRRB)는 다시 하이('H') 레벨로 디스에이블 되지 못하고 제어 신호(SRFHPB)가 로우('L') 레벨로 유지되는 시간, 예컨대 16㎲동안 로우('L') 레벨의 상태를 유지한다. 그런 다음 제어 신호(SRFHPB)가 하이('H') 레벨로 디스에이블 되면 이에 따라 하이('H') 레벨로 디스에이블된다. 그러나, 제어 신호(SRFHPB)가 하이('H') 레벨로 있는 시간, 예컨대 16㎲동안에는 제어 신호(SRSP)가 로우('L') 상태로 디스에이블 되므로 마스터 신호(PRD)는 로우('L') 상태를 유지한다. 이와 같은 동작은 매 주기, 예컨대 32㎲마다 반복되며, 이에 따라 매 주기, 예컨대 32㎲마다 마스터 신호(PRD) 펄스가 1번씩 발생하여 1개씩의 워드 라인이 순차적으로 리프레쉬 되며 이는 자가 리프레쉬 모드가 종료되는 시점까지 반복된다.
자가 리프레쉬 동작 모드 진입 이전에 전체 메모리 셀들에 대하여 자동적으로 수행되는 리프레쉬 동작은 CBR 모드 진입 후 소정 기간(PDEL1), 예컨대 128 mu s 후부터 제어 신호들(PS,PCBRRB), 및 마스터 신호(PRD)에 의해서 이루어진다. 리프레쉬 동작은 마스터 신호(PRD)의 액티브 펄스 구간동안 해당되는 워드 라인을 한 개씩 인에이블 시킴으로서 이루어진다. 즉, 마스터 신호(PRD)의 액티브 펄스 구간 동안 로 어드레스 버퍼(230)로부터 해당되는 로 어드레스가 출력되고 이에 따라 해당되는 워드 라인이 인에이블 되어 상기 해당되는 워드 라인에 접속되어 있는 전 메모리 셀들에 대한 리프레쉬 동작이 이루어진다. 그러므로 자가 리프레쉬 동작이 일어나기 전의 전체 메모리 셀들에 대한 자동적인 리프레쉬 동작의 속도는 자가 리프레쉬 동작이 일어나는 시점과 마스터 신호(PRD)의 액티브 펄스 폭을 조정하여 결정된다. 예를 들면, CBR 모드 진입 후 소정 기간(PDEL1), 예컨대 128㎲ 후부터 시작되어 CBR 모드 진입 후 소정 기간(PDEL2), 예컨대 512㎲가 경과하기 전까지 전체 메모리 셀들에 대한 자동적인 리프레쉬 동작을 끝낼 수 있도록 마스터 신호(PDR)의 액티브 펄스 폭을 설정한다. 즉, CBR 모드 진입 후 128㎲부터 자가 리프레쉬 모드로 진입하는 512㎲까지의 기간에서 제어 신호(PCBRRB)를 하이('H') 레벨로 만들면, 이에 따라 마스터 신호(PRD), 및 제어 신호들(PXRC,PSE,PS)이 순차적으로 하이('H') 레벨로 전환되고 다시 제어 신호(PCBRRB), 및 마스터 신호(PRD)를 순차적으로 로우('L') 레벨이 되게 한다. 이러한 사이클에 의해서 마스터 신호(PRD)는 일정한 펄스 주기를 가지게 되어 순차적으로 리프레쉬 동작이 일어나게 된다. 이 때, 마스터 신호(PRD)의 펄스 폭을 적당히 조절하여 전체 워드 라인들의 수, 예컨대 4K를 순차적으로 모두 인에이블 하는데 필요한 시간, 예컨대 4K×마스터 신호(PRD)의 펄스 주기에 해당되는 시간이 소정 기간(PDEL2)과 소정 기간(PDEL1) 사이의 기간, 예컨대 384㎲(512㎲-128㎲)보다 작게되도록 설정한다. 또한 마스터 신호(PRB)는 반도체 메모리 장치에 있어서의 로 프리차지(Row Precharge) 시간(tRAS)과 로 액티브(Row Active) 시간(tRP)의 합(tRAS+tRP) 보다 큰 값을 액티브 상태에서의 펄스 주기로서 가지도록 설정된다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 CBR 모드 진입 후 전체 메모리 셀들에 대하여 자동적으로 리프레쉬 동작을 수행한 후 자가 리프레쉬 모드로 진입한다. 따라서, 자가 리프레쉬 모드 진입 후 별도의 타이밍이나 조작을 필요로 하지 않고 스스로 전체 메모리 셀들에 대하여 자동 리프레쉬 동작을 순행하도록 구성하여 자가 리프레쉬 모드 이전에 별도의 전체 메모리 셀에 대한 리프레쉬 동작을 수행하는 것을 필요로 하지 않는다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법의 흐름도를 나타내고 있다.
도 4를 참조하면 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 CBR 모드 진입 단계(410), 자동 리프레쉬 단계(420), 및 자가 리프레쉬 모드 진입 단계(430)를 구비한다.
CBR 모드 진입 단계(410)는 CBR 모드로 진입한다.
자동 리프레쉬 단계(420)는 CBR 모드 진입 단계(410) 후 소정 기간(PDEL1) 후에 반도체 메모리 장치를 구성하고 있는 전체 메모리 셀들을 자동적으로 리프레쉬 한다.
자가 리프레쉬 모드 진입 단계(430)는 CBR 모드 진입 단계(410) 후 소정 기간(PDEL2) 후에 자가 리프레쉬 모드로 진입한다.
자가 리프레쉬 동작 모드로의 진입은 자가 리프레쉬 모드 진입 단계(430)에 의해서, CBR 모드 진입 단계(410) 후 자동적으로 전체 메모리 셀들에 대하여 리프레쉬 동작을 수행하는 데 충분한 소정 기간(PDEL2), 예컨대 512㎲ 후에 액티브 되는 제어 신호(SRFHPB)에 의해서 이루어진다. 자가 리프레쉬 동작은 CBR 모드 진입 후 소정 기간(PDEL2), 예컨대 512㎲ 후부터 제어 신호들(SRFHPB,PCBRRB)에 의해서 제어되어 발생되는 마스터 신호(PDR)에 의해서 이루어진다. 자가 리프레쉬 모드로 진입한 후 자가 리프레쉬 동작은 펄스 주기(T3)가 32㎲인 펄스 신호(Q3)에 의해 제어되는 제어 신호(SRFHPB)에 의해 32㎲마다 1개의 워드 라인(Word Line)씩 리프레쉬를 진행한다. 즉, 제어 신호(SRFHPB)가 하이('H') 레벨에서 로우('L) 레벨로 인에이블 되면 제어 신호(PCBRRB)는 하이('H') 레벨로 유지되며 신호(SRFHPB)와 반대의 위상으로 동작하는 신호(SRSP)가 하이('H') 레벨로 인에이블 된다. 이에 따라 마스터 신호(PRD), 제어 신호(PXRC), 제어 신호(PSE) 및 제어 신호(PS)가 순차적으로 하이('H') 레벨의 신호를 전달하여 1개의 워드 라인을 인에이블 하여 리프레쉬 동작을 수행한다. 하이('H') 레벨의 제어 신호(PS)에 의해, 제어 신호(PCBRRB)는 다시 하이('H') 레벨로 디스에이블 되지 못하고 제어 신호(SRFHPB)가 로우('L') 레벨로 유지되는 시간, 예컨대 16㎲동안 로우('L') 레벨의 상태를 유지한다. 그런 다음 제어 신호(SRFHPB)가 하이('H') 레벨로 디스에이블 되면 이에 따라 하이('H') 레벨로 디스에이블 된다. 그러나, 제어 신호(SRFHPB)가 하이('H') 레벨로 있는 시간, 예컨대 16㎲동안에는 제어 신호(SRSP)가 로우('L') 상태로 디스에이블 되므로 마스터 신호(PRD)는 로우('L') 상태를 유지한다. 이와 같은 동작은 매 주기, 예컨대 32㎲마다 반복되며, 이에 따라 매 주기, 예컨대 32㎲마다 마스터 신호(PRD) 펄스가 1번씩 발생하여 1개씩의 워드 라인이 순차적으로 리프레쉬 되며 이는 자가 리프레쉬 모드가 종료되는 시점까지 반복된다.
자가 리프레쉬 동작 모드 진입 이전에 전체 메모리 셀들에 대하여 자동적으로 수행되는 리프레쉬 동작은 자동 리프레쉬 단계(420)에 의해 CBR 모드 진입 단계(410) 후 소정 기간(PDELl), 예컨대 128㎲ 후부터 제어 신호들(PS,PCBRRB), 및 마스터 신호(PRD)에 의해서 이루어진다. 자동 리프레쉬 동작은 마스터 신호(PRD)의 액티브 펄스 구간동안 해당되는 워드 라인을 한 개씩 인에이블 시킴으로서 이루어진다. 즉, 마스터 신호(PRD)의 액티브 펄스 구간 동안 해당되는 로 어드레스가 출력되고 이에 따라 해당되는 워드 라인이 인에이블 되어 상기 해당되는 워드 라인에 접속되어 있는 전 메모리 셀들에 대한 리프레쉬 동작이 이루어진다. 그러므로 자가 리프레쉬 동작이 일어나기 전의 전체 메모리 셀들에 대한 자동적인 리프레쉬 동작의 속도는 자가 리프레쉬 동작이 일어나는 시점과 마스터 신호(PRD)의 액티브 펄스 폭을 조정하여 결정된다. 예를 들면, CBR 모드 진입 단계(410) 후 소정 기간(PDELl), 예컨대 128㎲ 후부터 시작되어 CBR 모드 진입 단계(410)후 소정 기간(PDEL2), 예컨대 512㎲가 경과하기 전까지 전체 메모리 셀들에 대한 자동적인 리프레쉬 동작을 끝낼 수 있도록 마스터 신호(PDR)의 액티브 펄스 폭을 설정한다. 즉, CBR 모드 진입 단계(410)후 128㎲부터 자가 리프레쉬 모드 진입 단계(430)가 일어나는 512㎲까지의 기간에서 제어 신호(PCBRRB)를 하이('H') 레벨로 만들면, 이에 따라 마스터 신호(PRD), 및 제어 신호들(PXRC,PSE,PS)이 순차적으로 하이('H') 레벨로 전환되고 다시 제어 신호(PCBRRB), 및 마스터 신호(PRD)를 순차적으로 로우('L') 레벨이 되게 한다. 이러한 사이클에 의해서 마스터 신호(PRD)는 일정한 펄스 주기를 가지게 되어 순차적으로 자가 리프레쉬 동작이 일어나게 된다. 이 때, 마스터 신호(PRD)의 펄스 폭을 적당히 조절하여 전체 워드 라인들의 수, 예컨대 4K를 순차적으로 모두 인에이블 하는 데 필요한 시간, 예컨대 4K×마스터 신호(PRD)의 펄스 주기에 해당되는 시간이 소정 기간(PDEL2)과 소정 기간(PDEL1) 사이의 기간, 예컨대 384㎲(512㎲-128㎲)보다 작게되도록 설정한다. 또한 마스터 신호(PRD)는 반도체 메모리 장치에 있어서의 로 프리차지(Row Precharge) 시간(tRAS)과 로 액티브(Row Active) 시간(tRP)의 합(tRAS+tRP) 보다 큰 값을 액티브 상태에서의 펄스 주기로서 가지도록 설정된다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 방법은 CBR 모드 진입 단계 후 전체 메모리 셀들에 대하여 자동적으로 리프레쉬 동작을 수행한 후 자가 리프레쉬 모드로 진입한다. 따라서, 자가 리프레쉬 모드 진입 후 별도의 타이밍이나 조작을 필요로 하지 않고 스스로 전체 메모리 셀들에 대하여 자동 리프레쉬 동작을 수행하도록 구성하여 자가 리프레쉬 모드 이전에 별도의 전체 메모리 셀에 대한 리프레쉬 동작을 수행하는 것을 필요로 하지 않는다.
본 발명에 의하면, 전체 메모리 셀들에 대하여 자동적으로 리프레쉬 동작을 수행한 후 자가 리프레쉬 모드로 진입하므로, 자가 리프레쉬 모드 진입 후 별도의 타이밍이나 조작을 필요로 하지 않고 스스로 전체 메모리 셀들에 대하여 자동 리프레쉬 동작을 수행하도록 구성하여 자가 리프레쉬 모드 이전에 별도의 전체 메모리 셀에 대한 리프레쉬 동작을 수행하는 것을 필요로 하지 않는 효과를 가진다.
도 1은 종래의 반도체 메모리 장치에 있어서 자가 리프레쉬 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에 있어서 자가 리프레쉬 동작을 위한 부분의 블록도이다.
도 3은 도 2의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법의 흐름도이다.
* 도면의 부호에 대한 자세한 설명
210: 제어 신호 발생부, 220: 카운터,
230: 로 어드레스 버퍼, 240: RASB 버퍼,
CTNP,SRFHPB,PRF,PXRC,PSE,PS,PCBRRB: 제어 신호들,
Q3 내지 Q8: 내부 클럭 신호들, T3 내지 T8: 내부 클럭 신호 주기들,
PDR: 마스터 신호.

Claims (8)

  1. 반도체 메모리 장치를 구성하고 있는 전체 메모리 셀들에 대하여 자동적으로 리프레쉬 동작을 수행하고 난 후 저전력 모드에서 동작하는 자가 리프레쉬 동작을 수행하는 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치를 구성하고 있는 전체 메모리 셀들에 대하여 자동 리프레쉬 동작을 수행하고 난 후 저전력 모드에서 동작하는 자가 리프레쉬 동작을 수행하기 위하여 복수의 제어 신호들, 및 복수의 내부 클럭 신호들을 발생시키는 제어 신호 발생부;
    상기 제어 신호 발생부로부터 출력되는 복수의 제어 신호들 중에서 해당되는 제어 신호에 의해 제어되어 해당되는 로 어드레스들을 발생시키는 카운터;
    상기 제어 신호 발생부로부터 출력되는 상기 복수의 제어 신호들에 의해서 제어되어 RAS 체인의 마스터 신호를 발생시키는 RASB 버퍼; 및
    상기 제어 신호 발생부로부터 출력되는 상기 복수의 제어 신호들과 상기 RASB 버퍼로부터 발생되는 상기 마스터 신호에 의해 제어되어 상기 카운터로부터 출력되는 로 어드레스들을 버퍼링하여 출력하는 로 어드레스 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 RASB 버퍼는 상기 제어 신호 발생기로부터 발생되는 상기 복수의 제어 신호들 중에서 해당되는 제어 신호의 상태를 변화시키는 상기 마스터 신호의 상태를 다시 상기 해당되는 제어 신호에 의해서 변화시켜 펄스 신호의 형태를 가지는 상기 마스터 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 RASB 버퍼는 상기 반도체 메모리 장치에 있어서의 로 프리차지 기간과 로 액티브 기간의 합보다 큰 값을 상기 펄스 신호의 주기로서 가지는 상기 마스터 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. CBR 모드 진입 후에 상기 반도체 메모리 장치를 구성하고 있는 전체 메모리 셀들에 대하여 자동적으로 리프레쉬 동작을 수행하고 난 후 저전력 모드에서 동작하는 자가 리프레쉬 동작을 수행하는 반도체 메모리 장치에 있어서,
    상기 CBR 모드 진입 후에, 상기 반도체 메모리 장치를 구성하고 있는 전체 메모리 셀들에 대하여 자동 리프레쉬 동작을 수행하고 난 후 저전력 모드에서 동작하는 자가 리프레쉬 동작을 수행하기 위하여 복수의 제어 신호들, 및 복수의 내부 클럭 신호들을 발생시키는 제어 신호 발생부;
    상기 제어 신호 발생부로부터 출력되는 복수의 제어 신호들 중에서 해당되는 제어 신호에 의해 제어되어 해당되는 로 어드레스들을 발생시키는 카운터;
    상기 제어 신호 발생부로부터 출력되는 상기 복수의 제어 신호들에 의해서 제어되어 RAS 체인의 마스터 신호를 발생시키는 RASB 버퍼; 및
    상기 제어 신호 발생부로부터 출력되는 상기 복수의 제어 신호들과 상기 RASB 버퍼로부터 발생되는 상기 마스터 신호에 의해 제어되어 상기 카운터로부터 출력되는 로 어드레스들을 버퍼링하여 출력하는 로 어드레스 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치,
  5. 제3항에 있어서, 상기 RASB 버퍼는 상기 제어 신호 발생기로부터 발생되는 상기 복수의 제어 신호들 중에서 해당되는 제어 신호의 상태를 변화시키는 상기 마스터 신호의 상태를 다시 상기 해당되는 제어 신호에 의해서 변화시켜 펄스 신호의 형태를 가지는 상기 마스터 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 RASB 버퍼는 상기 반도체 메모리 장치에 있어서의 로 프리차지 기간과 로 액티브 기간의 합보다 큰 값을 상기 펄스 신호의 주기로서 가지는 상기 마스터 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 자가 리프레쉬 동작 모드를 구비한 반도체 메모리 장치의 동작 방법에 있어서,
    상기 반도체 메모리 장치를 구성하고 있는 전체 메모리 셀들을 자동적으로 리프레쉬 하는 자동 리프레쉬 단계; 및
    CBR 모드 진입 단계 후 소정의 제 2 기간 후에 자가 리프레쉬 모드로 진입하는 자가 리프레쉬 모드 진입 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  8. CBR 모드, 및 자가 리프레쉬 동작 모드를 구비한 반도체 메모리 장치의 동작 방법에 있어서,
    CBR 모드로 진입하는 CBR 모드 진입 단계;
    상기 CBR 모드 진입 단계 후 소정의 제 1 기간 후에 상기 반도체 메모리 장치를 구성하고 있는 전체 메모리 셀들을 자동적으로 리프레쉬 하는 자동 리프레쉬 단계; 및
    상기 CBR 모드 진입 단계 후 소정의 제 2 기간 후에 자가 리프레쉬 모드로 진입하는 자가 리프레쉬 모드 진입 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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