JPH02289014A - Ｄｒａｍ制御装置 - Google Patents
Ｄｒａｍ制御装置Info
- Publication number
- JPH02289014A JPH02289014A JP6345889A JP6345889A JPH02289014A JP H02289014 A JPH02289014 A JP H02289014A JP 6345889 A JP6345889 A JP 6345889A JP 6345889 A JP6345889 A JP 6345889A JP H02289014 A JPH02289014 A JP H02289014A
- Authority
- JP
- Japan
- Prior art keywords
- timing pulse
- address
- data
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＲＡＭの制御を行うＤＲＡＭ制御装置に関
する。
する。
第３図は従来のＤＲＡＭ制御装置を表わしたものである
。
。
この装置では、ＭＰＵ （マイクロプロセッサ）１とＤ
ＲＡＭ （ダイナミック・ランダム・アクセス・メモリ
） ２の間にはタイミング発生回路３、アドレス切換回
路４、およびデコード回路５が配され、ＤＲＡＭ２を制
御するようになっている。
ＲＡＭ （ダイナミック・ランダム・アクセス・メモリ
） ２の間にはタイミング発生回路３、アドレス切換回
路４、およびデコード回路５が配され、ＤＲＡＭ２を制
御するようになっている。
タイミング発生回路３は、種々のタイミングパルスをア
ドレス切換回路４およびデコード回路５に供給するよう
になっている。アドレス切換回路４は、ＭＰＵＩからの
アドレスバス６をロウアドレスとカラムアドレスに切り
換えて、ＤＲＡＭ２のアドレス端子に供給する。
ドレス切換回路４およびデコード回路５に供給するよう
になっている。アドレス切換回路４は、ＭＰＵＩからの
アドレスバス６をロウアドレスとカラムアドレスに切り
換えて、ＤＲＡＭ２のアドレス端子に供給する。
デコード回路５は、ＭＰＵＩからの種々の制御信号を解
読し、その解読結果をＤ ＲＡ Ｍ ２の制御端子に与
えるようになっている。
読し、その解読結果をＤ ＲＡ Ｍ ２の制御端子に与
えるようになっている。
ＭＰＵＩからのデータバス７は、ＤＲＡＭ２のデータ人
出力端子に直接接続されており、ＭＰＵ１のデータバス
幅とＤＲＡＭ２の入出力ビット幅の合計は等しくなって
いる。
出力端子に直接接続されており、ＭＰＵ１のデータバス
幅とＤＲＡＭ２の入出力ビット幅の合計は等しくなって
いる。
この従来用いられたＤＲＡＭ制御装置では、ＤＲＡＭの
ロウアドレスストローブ信号とカラムアドレスストロー
ブ信号を作成するために遅延素子を使用していた。また
、マイクロプロセッサのデータバスとＤＲＡＭのデータ
がデータバス７によって直結されていたので、ＭＰＵＩ
のビット数に対応したＤＲＡＭ２が必要であった。例え
ば、１６ビツトバスのＭＰＵを１ワードが４ビツトタイ
プのＤＲＡＭに接続する場合には、ＤＲＡＭを最低４個
必要とした。このように従来のＤＲＡＭ制御装置では、
遅延素子が必要であるばかりでなく、データバスのビッ
ト数が多いと、ＤＲＡＭの個数も多く必要とするという
問題があった。
ロウアドレスストローブ信号とカラムアドレスストロー
ブ信号を作成するために遅延素子を使用していた。また
、マイクロプロセッサのデータバスとＤＲＡＭのデータ
がデータバス７によって直結されていたので、ＭＰＵＩ
のビット数に対応したＤＲＡＭ２が必要であった。例え
ば、１６ビツトバスのＭＰＵを１ワードが４ビツトタイ
プのＤＲＡＭに接続する場合には、ＤＲＡＭを最低４個
必要とした。このように従来のＤＲＡＭ制御装置では、
遅延素子が必要であるばかりでなく、データバスのビッ
ト数が多いと、ＤＲＡＭの個数も多く必要とするという
問題があった。
そこで本発明の目的は、遅延素子を必要とせず、またＤ
ＲＡＭの個数を削減することのできるＤＲＡＭ制御装置
を提供することにある。
ＲＡＭの個数を削減することのできるＤＲＡＭ制御装置
を提供することにある。
本発明では、（ｉ）クロック信号を出力するマイクロプ
ロセッサと、（ｉｉ）このクロック信号を入力しタイミ
ングパルスを発生させるタイミングパルス発生手段と、
（ｉｉｉ ＞このタイミングパルス発生手段から出力さ
れるタイミングパルスを入力してロウアドレスとカラム
アドレスを切り換えるアドレス切換手段と、（ｉｖ）タ
イミングパルス発生手段から出力されるタイミングパル
スとアドレス切換手段が設定したアドレスを用いてロウ
アドレスストローブ信号とカラムアドレスストローブ信
号を作成するデコード手段と、（Ｖ）タイミングパルス
発生手段から出力されるタイミングパルスとライト信号
、リード信号およびデコード手段の作成する信号を用い
て、前記したマイクロプロセッサとの間でＤ ＲＡ Ｍ
に入出力されるデータをラッチするデータラッチ手段と
をＤＲＡＭ制御装置に具備させる。
ロセッサと、（ｉｉ）このクロック信号を入力しタイミ
ングパルスを発生させるタイミングパルス発生手段と、
（ｉｉｉ ＞このタイミングパルス発生手段から出力さ
れるタイミングパルスを入力してロウアドレスとカラム
アドレスを切り換えるアドレス切換手段と、（ｉｖ）タ
イミングパルス発生手段から出力されるタイミングパル
スとアドレス切換手段が設定したアドレスを用いてロウ
アドレスストローブ信号とカラムアドレスストローブ信
号を作成するデコード手段と、（Ｖ）タイミングパルス
発生手段から出力されるタイミングパルスとライト信号
、リード信号およびデコード手段の作成する信号を用い
て、前記したマイクロプロセッサとの間でＤ ＲＡ Ｍ
に入出力されるデータをラッチするデータラッチ手段と
をＤＲＡＭ制御装置に具備させる。
すなわち、本発明ではマイクロプロセッサから出力され
るクロック信号を基にしてタイミングパルスを発生させ
ることで、遅延素子を不要とする。
るクロック信号を基にしてタイミングパルスを発生させ
ることで、遅延素子を不要とする。
また、マイクロプロセッサとＤＲＡＭの間にデータラッ
チ手段を配置し、このデータラッチ手段の前後でデータ
バスの幅を変化させることで、ＤＲＡＭの個数削減を行
う。
チ手段を配置し、このデータラッチ手段の前後でデータ
バスの幅を変化させることで、ＤＲＡＭの個数削減を行
う。
以下、実施例につき本発明の詳細な説明する。
第１図は本発明の一実施例におけるＤＲＡＭ制御装置と
その周辺回路を表わしたものである。この実施例でＤＲ
ＡＭ制御装置１１は、ＭＰＵ１２と第１および第２のＤ
ＲＡＭＩ３、Ｉ４の間に配置されており、これら第１お
よび第２のＤＲＡＭＩ３．１４の制御を行うようになっ
ている。
その周辺回路を表わしたものである。この実施例でＤＲ
ＡＭ制御装置１１は、ＭＰＵ１２と第１および第２のＤ
ＲＡＭＩ３、Ｉ４の間に配置されており、これら第１お
よび第２のＤＲＡＭＩ３．１４の制御を行うようになっ
ている。
ＭＰＵ１２には１６ビツトのパラレルデータを転送する
ためのデータバス１６が接続されている。
ためのデータバス１６が接続されている。
データバス１６は分岐してその一端がデータラッチ回路
１７に接続されている。第１および第２のＤＲＡＭＩ３
．１４は１ワードが４ビツトタイプの高速ページモード
で動作するメモリであり、両者で８ビツトパラレルのデ
ータを４ビツトずつに分割して取り扱うようになってい
る。このため、第１および第２のＤＲＡＭＩ ３．１４
にはそれぞれ４ビツトパラレルのデータバス１８．１９
の一端が接続されており、これらの他端は合流してデー
タラッチ回路１７に接続されている。
１７に接続されている。第１および第２のＤＲＡＭＩ３
．１４は１ワードが４ビツトタイプの高速ページモード
で動作するメモリであり、両者で８ビツトパラレルのデ
ータを４ビツトずつに分割して取り扱うようになってい
る。このため、第１および第２のＤＲＡＭＩ ３．１４
にはそれぞれ４ビツトパラレルのデータバス１８．１９
の一端が接続されており、これらの他端は合流してデー
タラッチ回路１７に接続されている。
ＭＰＵ １２に接続されたアドレスバス２１は、途中で
分岐してＤＲＡＭ制御装置１１のアドレス切換回路２２
とデコード回路２３のそれぞれ入力端に接続されている
。アドレス切換回路２２の出力側と第１および第２のＤ
ＲＡＭＩ３．１４の間には、アドレスバス２４が接続さ
れている。デコード回路２３の出力側からは解読結果と
して３種類の信号が出力されるようになっている。この
うちＲＡＳ（ロウアドレスストローブ）信号２６は、第
１および第２のＤＲＡＭＩ３．１４のＲＡＳ端子に入力
される。また、ＣＡＳ （カラムアドレスストローブ）
信号２７は、第１右よび第２の１） ＲΔＭ１３．１４
のＣＡＳ端子に入力されるようになっている。データラ
ッチ用信号２８は、データラッチ回路１７に入力される
。
分岐してＤＲＡＭ制御装置１１のアドレス切換回路２２
とデコード回路２３のそれぞれ入力端に接続されている
。アドレス切換回路２２の出力側と第１および第２のＤ
ＲＡＭＩ３．１４の間には、アドレスバス２４が接続さ
れている。デコード回路２３の出力側からは解読結果と
して３種類の信号が出力されるようになっている。この
うちＲＡＳ（ロウアドレスストローブ）信号２６は、第
１および第２のＤＲＡＭＩ３．１４のＲＡＳ端子に入力
される。また、ＣＡＳ （カラムアドレスストローブ）
信号２７は、第１右よび第２の１） ＲΔＭ１３．１４
のＣＡＳ端子に入力されるようになっている。データラ
ッチ用信号２８は、データラッチ回路１７に入力される
。
１ｖｌＰＵ１２のライト（ｗＲ＞ｉ子から出力されるラ
イト信号２９は、第１および第２のＤＲΔＭ１３．１４
のそれぞれライト端子と、データラッチ回路１７に入力
されるようになっている。ＭＰＵ１２のリード（ＲＤ）
端子から出力されるリード信号３１は、第１および第２
のＤＲＡＭ１３．１４のそれぞれリード端子と、データ
ラッチ回路１７に入力される。
イト信号２９は、第１および第２のＤＲΔＭ１３．１４
のそれぞれライト端子と、データラッチ回路１７に入力
されるようになっている。ＭＰＵ１２のリード（ＲＤ）
端子から出力されるリード信号３１は、第１および第２
のＤＲＡＭ１３．１４のそれぞれリード端子と、データ
ラッチ回路１７に入力される。
また、ＭＰＵ１２のクロック端子（ＣＬＫ）から出力さ
れるクロック信号３２と、これに同期してこのＭＰＵ１
２のアドレスラッチイネーブル（ＡＬＥ）端子から出力
されるアドレスチッチイネーブル信号３３は、同じ＜Ｍ
ＰＵのリセット端子（ＲＳ Ｔ）から出力されるリセッ
ト信号３５と共にタイミング発生回路３４に入力される
ようになっている。タイミング発生回路３６は、クロッ
ク信号３２を基にして３種類のタイミングパルスを作成
する。このうちのアドレス切換タイミングパルス４１は
、アドレス切換回路２２に供給され、ロウアドレスとカ
ラムアドレスの切換制御が行われるようになっている。
れるクロック信号３２と、これに同期してこのＭＰＵ１
２のアドレスラッチイネーブル（ＡＬＥ）端子から出力
されるアドレスチッチイネーブル信号３３は、同じ＜Ｍ
ＰＵのリセット端子（ＲＳ Ｔ）から出力されるリセッ
ト信号３５と共にタイミング発生回路３４に入力される
ようになっている。タイミング発生回路３６は、クロッ
ク信号３２を基にして３種類のタイミングパルスを作成
する。このうちのアドレス切換タイミングパルス４１は
、アドレス切換回路２２に供給され、ロウアドレスとカ
ラムアドレスの切換制御が行われるようになっている。
また、テ゛コード回路タイミングパルス４２はデコード
回路２３に供給され、ＲＡＳ信号とＣＡＳ信号の作成に
用いられる。最後のデータラッチタイミングパルス４３
は、データラッチ回路１７に供給されデータのラッチ制
御に用いられるようになっている。
回路２３に供給され、ＲＡＳ信号とＣＡＳ信号の作成に
用いられる。最後のデータラッチタイミングパルス４３
は、データラッチ回路１７に供給されデータのラッチ制
御に用いられるようになっている。
第２図と共に、以上のような構成のＤＲＡＭ制御装置の
動作を説明する。
動作を説明する。
（データの書き込み）
まず、第１および第２のＤＲＡＭ１３．１４に対するデ
ータの書き込み時の制御を説明する。
ータの書き込み時の制御を説明する。
ＭＰＵ１２のアドレスラッチイネーブル（ＡＬＥ）端子
からアドレスラッチイネーブル信号３３（第２図ｂ）が
出力されると、タイミング発生回路３６はクロック信号
３２ （第２図ａ）のカウントを開始し、前記したアド
レス切換タイミングパルス４１、デコード回路タイミン
グパルス４２およびデータラッチタイミングパルス４３
の３種類のタイミングパルスを所定のタイミングで出力
することになる。すなわち、アドレスラッチイネーブル
信号３３の立ち下がり後の最初のクロック信号３２（Ｔ
ｌ）の立ち下がりで、タイミング発生回路３６はデコー
ド回路タイミングパルス４２を発生させ、これをデコー
ド回路２３に供給する。
からアドレスラッチイネーブル信号３３（第２図ｂ）が
出力されると、タイミング発生回路３６はクロック信号
３２ （第２図ａ）のカウントを開始し、前記したアド
レス切換タイミングパルス４１、デコード回路タイミン
グパルス４２およびデータラッチタイミングパルス４３
の３種類のタイミングパルスを所定のタイミングで出力
することになる。すなわち、アドレスラッチイネーブル
信号３３の立ち下がり後の最初のクロック信号３２（Ｔ
ｌ）の立ち下がりで、タイミング発生回路３６はデコー
ド回路タイミングパルス４２を発生させ、これをデコー
ド回路２３に供給する。
デコード回路２３は、アドレスバス２１の一部の信号と
、デコード回路タイミングパルス４２を基にしてＬ（ロ
ー）レベルのＲＡＳ信号２６ （第２図Ｃ）を出力する
。このとき、アドレス切換回路２２はアドレスバス２４
にロウアドレスを出力しており（第２図ｅ）、第１およ
び第２のＤＲＡＭ１３．１４にロウアドレスの取り込み
が行われる。
、デコード回路タイミングパルス４２を基にしてＬ（ロ
ー）レベルのＲＡＳ信号２６ （第２図Ｃ）を出力する
。このとき、アドレス切換回路２２はアドレスバス２４
にロウアドレスを出力しており（第２図ｅ）、第１およ
び第２のＤＲＡＭ１３．１４にロウアドレスの取り込み
が行われる。
ＲＡＳ信号２６がＬレベルに変化してから次のクロック
信号３２（Ｔ２）の立ち上がりで、タイミング発生回路
３６はアドレス切換タイミングパルス４１およびデータ
ラッチタイミングパルス４３を出力する。アドレス切換
タイミングパルス４１はアドレス切換回路２２に供給さ
れる。アドレス切換回路２２は、これによりアドレスバ
ス２４に送出していたロウアドレスを第１のカラムアド
レスに切り換える（第２図ｅ） 一方、データラッチタ
イミングパルス４３は、データラッチ回路１７に供給さ
れる。データラッチ回路１７は、データラッチタイミン
グパルス４３と、デコード回路２３から出力されるデー
タラッチ用信号２８と、ＭＰＵ１２のライト （ＷＲ）
端子から出力されているライト信号２９ （第２図ｆ）
のアクティブ条件とにより、ＭＰｔＪ１２のデータバス
１６（第２図１）から供給されている１６ビツトデータ
のうち下位８ビツトのデータをラッチし、第１の入力デ
ータ（第２図ｈ）として８ピツ）Ｉ１０バス２０に出力
する。
信号３２（Ｔ２）の立ち上がりで、タイミング発生回路
３６はアドレス切換タイミングパルス４１およびデータ
ラッチタイミングパルス４３を出力する。アドレス切換
タイミングパルス４１はアドレス切換回路２２に供給さ
れる。アドレス切換回路２２は、これによりアドレスバ
ス２４に送出していたロウアドレスを第１のカラムアド
レスに切り換える（第２図ｅ） 一方、データラッチタ
イミングパルス４３は、データラッチ回路１７に供給さ
れる。データラッチ回路１７は、データラッチタイミン
グパルス４３と、デコード回路２３から出力されるデー
タラッチ用信号２８と、ＭＰＵ１２のライト （ＷＲ）
端子から出力されているライト信号２９ （第２図ｆ）
のアクティブ条件とにより、ＭＰｔＪ１２のデータバス
１６（第２図１）から供給されている１６ビツトデータ
のうち下位８ビツトのデータをラッチし、第１の入力デ
ータ（第２図ｈ）として８ピツ）Ｉ１０バス２０に出力
する。
更にこのクロック信号３２（Ｔ２）の立ち下がりで、タ
イミング発生回路３６からデコード回路タイミングパル
ス４２が出力され、デコード回路２３に供給される。デ
コード回路２３は、アドレスバス２１の一部の信号とデ
コード回路タイミングパルス４２を基にしてＬレベルの
ＣＡＳ信号２７ （第２図ｄ）を出力する。このとき、
アドレス切換回路２２は、前述のようにアドレスバス２
４に第１のカラムアドレスを出力しており、第１および
第２のＤＲＡＭ１３．１４に第１のカラムアドレスの取
り込みが行われる（第２図ｅ）。これにより、すでにデ
ータラッチ回路１７から８ビツトＩ１０バス２０に出力
されている８ビツト構成の第１の入力データ（第２図ｈ
）は、第１および第２のＤＲＡＭ１３．１４の第１のカ
ラムアドレスに、各々４ビツトずつパラレルに書き込ま
れる。
イミング発生回路３６からデコード回路タイミングパル
ス４２が出力され、デコード回路２３に供給される。デ
コード回路２３は、アドレスバス２１の一部の信号とデ
コード回路タイミングパルス４２を基にしてＬレベルの
ＣＡＳ信号２７ （第２図ｄ）を出力する。このとき、
アドレス切換回路２２は、前述のようにアドレスバス２
４に第１のカラムアドレスを出力しており、第１および
第２のＤＲＡＭ１３．１４に第１のカラムアドレスの取
り込みが行われる（第２図ｅ）。これにより、すでにデ
ータラッチ回路１７から８ビツトＩ１０バス２０に出力
されている８ビツト構成の第１の入力データ（第２図ｈ
）は、第１および第２のＤＲＡＭ１３．１４の第１のカ
ラムアドレスに、各々４ビツトずつパラレルに書き込ま
れる。
次のクロック信号３２（第３）の立ち上がりで、タイミ
ング発生回路３６からデコード回路タイミングパルス４
２と、アドレス切換タイミングパルス４１とデータラッ
チタイミングパルス４３が出力される。デコード回路タ
イミングパルス４２は、デコード回路２３に供給される
。デコード回路２３は、アドレスバス２１の一部の信号
とデコード回路タイミングパルス４２を基にしてＨ（ハ
イ）レベルのＣＡＳ信号２７ （第２図ｄ）を出力する
。
ング発生回路３６からデコード回路タイミングパルス４
２と、アドレス切換タイミングパルス４１とデータラッ
チタイミングパルス４３が出力される。デコード回路タ
イミングパルス４２は、デコード回路２３に供給される
。デコード回路２３は、アドレスバス２１の一部の信号
とデコード回路タイミングパルス４２を基にしてＨ（ハ
イ）レベルのＣＡＳ信号２７ （第２図ｄ）を出力する
。
これにより、第１および第２のＤＲＡＭ１３．１４のＣ
ＡＳｌ子は、非アクテイブ状態となる。アドレス切換タ
イミングパルス４１は、アドレス切換回路２２に供給さ
れる。アドレス切換回路２２は、これによりアドレスバ
ス２４に送出していた７Ｐ、１のカラムアドレスを第２
０カラムアドレスに切り換える（第２図ｅ）。第３のデ
ータランチタイミングパルス４３は、データラッチ回路
１７に供給される。データラッチ回路１７は、このデー
タラッチタイミングパルス４３と、デコード回路２３か
ら出力されるデータランチ用信号２８と、ＭＰ［Ｊ１２
のライト端子（ＷＲ＞から出力されているライト信号２
９のアクティブ条件とにより、ＭＰＵ１２のデータバス
）６から供給されている１６ビツトデータのうち上位８
ビツトのデータをラッチし、第２の入力データとして８
ビツトＩ１０バス２０に出力する。
ＡＳｌ子は、非アクテイブ状態となる。アドレス切換タ
イミングパルス４１は、アドレス切換回路２２に供給さ
れる。アドレス切換回路２２は、これによりアドレスバ
ス２４に送出していた７Ｐ、１のカラムアドレスを第２
０カラムアドレスに切り換える（第２図ｅ）。第３のデ
ータランチタイミングパルス４３は、データラッチ回路
１７に供給される。データラッチ回路１７は、このデー
タラッチタイミングパルス４３と、デコード回路２３か
ら出力されるデータランチ用信号２８と、ＭＰ［Ｊ１２
のライト端子（ＷＲ＞から出力されているライト信号２
９のアクティブ条件とにより、ＭＰＵ１２のデータバス
）６から供給されている１６ビツトデータのうち上位８
ビツトのデータをラッチし、第２の入力データとして８
ビツトＩ１０バス２０に出力する。
このクロック信号３２（第３）の立ち下がりに、タイミ
ング発生回路３６からデコード回路タイミングパルス４
２が出力される。デコード回路２３は、アドレスバス２
１の一部の信号とデコード回路タイミングパルス４２を
基にして再びＬレベルのＣＡＳ信号２７を出力する。こ
のとき、アドレス切換回路２２は、前述のようにアドレ
スバス２４に第２のカラムアドレスを出力しており、第
１および第２のＤＲＡＭ１３．１４に第２のカラムアド
レスの取り込みが行われる。
ング発生回路３６からデコード回路タイミングパルス４
２が出力される。デコード回路２３は、アドレスバス２
１の一部の信号とデコード回路タイミングパルス４２を
基にして再びＬレベルのＣＡＳ信号２７を出力する。こ
のとき、アドレス切換回路２２は、前述のようにアドレ
スバス２４に第２のカラムアドレスを出力しており、第
１および第２のＤＲＡＭ１３．１４に第２のカラムアド
レスの取り込みが行われる。
これにより、すでにデータラッチ回路１７から８ビツト
Ｉ１０バス２０に出力されている８ビツトの第２の入力
データは、第１および第２のＤＲＡＭ１３．１４の第２
のカラムアドレスに、各々４ビツトずつパラレルに書き
込まれる。
Ｉ１０バス２０に出力されている８ビツトの第２の入力
データは、第１および第２のＤＲＡＭ１３．１４の第２
のカラムアドレスに、各々４ビツトずつパラレルに書き
込まれる。
更に次のクロック信号３２（ＴＷ）の立ち上がりで、タ
イミング発生回路３６からデコード回路タイミングパル
ス４２と、アドレス切換タイミングパルス４１と、デー
タラッチタイミングパルス４３が出力される。第１のデ
コード回路タイミングパルス４２はデコード回路２３に
供給される。
イミング発生回路３６からデコード回路タイミングパル
ス４２と、アドレス切換タイミングパルス４１と、デー
タラッチタイミングパルス４３が出力される。第１のデ
コード回路タイミングパルス４２はデコード回路２３に
供給される。
デコード回路２３は、アドレスバス２１の一部の信号と
デコード回路タイミングパルス４２を基にしてＨレベル
のＲＡＳ信号２６とＣＡＳ信号２７を出力する。これに
より、第１および第２のＤＲＡＭ１３．１４のＲＡＳ端
子とＣＡＳ端子は非アクテイブ状態となる。アドレス切
換タイミングパルス４１は、アドレス切換回路２２に供
給される。
デコード回路タイミングパルス４２を基にしてＨレベル
のＲＡＳ信号２６とＣＡＳ信号２７を出力する。これに
より、第１および第２のＤＲＡＭ１３．１４のＲＡＳ端
子とＣＡＳ端子は非アクテイブ状態となる。アドレス切
換タイミングパルス４１は、アドレス切換回路２２に供
給される。
これにより、アドレス切換回路２２から出力されている
アドレスバス２４はハイインピーダンス状態となる。デ
ータラッチタイミングパルス４３は、データラッチ回路
１７に供給される。これにより、データラッチ回路１７
から出力されている８ピツ）１／○データバス２０もハ
イインピーダンス状態となる。
アドレスバス２４はハイインピーダンス状態となる。デ
ータラッチタイミングパルス４３は、データラッチ回路
１７に供給される。これにより、データラッチ回路１７
から出力されている８ピツ）１／○データバス２０もハ
イインピーダンス状態となる。
以上のように、ＭＰＵ １２より送出された１６ビツト
のデータは、第１および第２のＤＲＡＭＩ３．１４に各
々４ビツトずつ計８ビットの第１の入力データと第２の
入力データとして、２つの異なったアドレスに書き込ま
れる。
のデータは、第１および第２のＤＲＡＭＩ３．１４に各
々４ビツトずつ計８ビットの第１の入力データと第２の
入力データとして、２つの異なったアドレスに書き込ま
れる。
（データの読み込み）
次に、第１および第２のＤＲＡＭ１３．１４からのデー
タの読み込み時の制御を説明する。
タの読み込み時の制御を説明する。
ＭＰＵ １２のアドレスラッチイネーブル（ＡＬＥ）端
子からアドレスラッチイネーブル信号３３（第２図ｂ）
が出力されると、タイミング発生回路３６はクロック信
号３２ （第２図ａ）のカウントを開始し、前記したア
ドレス切換タイミングパルス４１、デコード回路タイミ
ングパルス４２およびデータラッチタイミングパルス４
３の３種類のタイミングパルスを所定のタイミングで出
力することになる。すなわち、アドレスランチイネーブ
ル信号３３の立ち下がり後の最初のクロック信号３２（
ＴＩ）の立ち下がりで、タイミング発生回ｉｉ’８３６
はデコード回路タイミングパルス４２を発生させ、デー
タの書き込み時と同様に第１および第２のＤＲＡＭ１３
．１４にロウアドレスの取り込みが行われる。
子からアドレスラッチイネーブル信号３３（第２図ｂ）
が出力されると、タイミング発生回路３６はクロック信
号３２ （第２図ａ）のカウントを開始し、前記したア
ドレス切換タイミングパルス４１、デコード回路タイミ
ングパルス４２およびデータラッチタイミングパルス４
３の３種類のタイミングパルスを所定のタイミングで出
力することになる。すなわち、アドレスランチイネーブ
ル信号３３の立ち下がり後の最初のクロック信号３２（
ＴＩ）の立ち下がりで、タイミング発生回ｉｉ’８３６
はデコード回路タイミングパルス４２を発生させ、デー
タの書き込み時と同様に第１および第２のＤＲＡＭ１３
．１４にロウアドレスの取り込みが行われる。
ＲＡＳ信号２６がＬレベルに変化してから次のタロツク
信号３２（Ｉ２）の立ち上がりで、タイミング発生回路
３６からアドレス切換タイミングパルス４１が出力され
、アドレス切換回路２２に供給される。アドレス切換回
路２２は、これによりアドレスバス２４に送出していた
ロウアドレスを第１のカラムアドレスに切り換える。
信号３２（Ｉ２）の立ち上がりで、タイミング発生回路
３６からアドレス切換タイミングパルス４１が出力され
、アドレス切換回路２２に供給される。アドレス切換回
路２２は、これによりアドレスバス２４に送出していた
ロウアドレスを第１のカラムアドレスに切り換える。
更にこのクロック信号３２（Ｉ２）の立ち下がりで、タ
イミング発生回路３６からデコード回路タイミングパル
ス４２が出力され、デコード回路２３に供給される。デ
コード回路２３は、アドレスバス２１の一部の信号とデ
コード回路タイミングパルス４２を基にしてＬレベルの
ＣＡＳ信号２７を出力する。このとき、アドレス切換回
路２２は、前述のようにアドレスバス２４に第１のカラ
ムアドレスを出力しており、第１および第２のＤＲＡＭ
１３．１４に第１０カラムアドレスの取り込みが行われ
る。このとき、ＭＰＵ ｌ ２のリード（ＲＤ）端子か
ら出力されているリード信号３１（第２図ｇ）のアクテ
ィブ条件により、第１および第２のＤＲＡＭ１３．１４
の第１のカラムアドレスから各々４ピツトずつ計８ビッ
トのパラレルデータが、第１の出力データとして８ピツ
）Ｉ１０データバス２０に取り出されて、データラッチ
回路１７によりラッチされる。
イミング発生回路３６からデコード回路タイミングパル
ス４２が出力され、デコード回路２３に供給される。デ
コード回路２３は、アドレスバス２１の一部の信号とデ
コード回路タイミングパルス４２を基にしてＬレベルの
ＣＡＳ信号２７を出力する。このとき、アドレス切換回
路２２は、前述のようにアドレスバス２４に第１のカラ
ムアドレスを出力しており、第１および第２のＤＲＡＭ
１３．１４に第１０カラムアドレスの取り込みが行われ
る。このとき、ＭＰＵ ｌ ２のリード（ＲＤ）端子か
ら出力されているリード信号３１（第２図ｇ）のアクテ
ィブ条件により、第１および第２のＤＲＡＭ１３．１４
の第１のカラムアドレスから各々４ピツトずつ計８ビッ
トのパラレルデータが、第１の出力データとして８ピツ
）Ｉ１０データバス２０に取り出されて、データラッチ
回路１７によりラッチされる。
次のクロック信号３２（Ｉ３）の立ち上がりで、タイミ
ング発生回路３６からデコード回路タイミングパルス４
２と、アドレス切換タイミングパルス４１が出力される
。デコード回路タイミングパルス４２はデコード回路２
３に供給される。デコード回路２３は、アドレスバス２
１の一部の信号とデコード回路タイミングパルス４２を
基にしてＨレベルのＣＡＳ信号２７を出力する。これに
より、第１および第２のＤＲＡＭ１３．１４のＣＡＳ端
子は非アクテイブ状態となる。アドレス切換タイミング
パルス４１は、アドレス切換回路２２に供給される。ア
ドレス切換回路２２は、これによりアドレスバス２４に
送出していた第１のカラムアドレスを第２のカラムアド
レスに切り換える。
ング発生回路３６からデコード回路タイミングパルス４
２と、アドレス切換タイミングパルス４１が出力される
。デコード回路タイミングパルス４２はデコード回路２
３に供給される。デコード回路２３は、アドレスバス２
１の一部の信号とデコード回路タイミングパルス４２を
基にしてＨレベルのＣＡＳ信号２７を出力する。これに
より、第１および第２のＤＲＡＭ１３．１４のＣＡＳ端
子は非アクテイブ状態となる。アドレス切換タイミング
パルス４１は、アドレス切換回路２２に供給される。ア
ドレス切換回路２２は、これによりアドレスバス２４に
送出していた第１のカラムアドレスを第２のカラムアド
レスに切り換える。
このクロック信号３２（Ｉ３）の立ち下がりに、タイミ
ング発生回路３６からデコード回路タイミングパルス４
２が出力される。デコード回路２３は、アドレスバス２
１の一部の信号とデコード回路タイミングパルス４２を
基にして、再びＬレベルのＣＡＳ信号２７を出力する。
ング発生回路３６からデコード回路タイミングパルス４
２が出力される。デコード回路２３は、アドレスバス２
１の一部の信号とデコード回路タイミングパルス４２を
基にして、再びＬレベルのＣＡＳ信号２７を出力する。
このとき、アドレス切換回路２２は、前述のようにアド
レスバス２４に第２のカラムアドレスを出力しており、
第１および第２のＤＲＡＭｉ３、Ｉ４に第２のカラムア
ドレスの取り込みが行われる。このとき、ＭＰＵ１２の
リード端子から出力されているリード信号３１のアクテ
ィブ条件により、第１および第２のＤＲＡＭ１３．１４
の第２のカラムアドレスから各々４ビツトずつ計８ビッ
トのパラレルデータが、第２の出力データ２として８ビ
ツトＩ１０データバス２０に取り出され、データラッチ
回路１７によりラッチされる。このようにして、データ
ラッチ回路１７によりラッチされた第１の出力データを
下位８ビツトとし、第２の出力データを上位８ビツトと
する１６とットデータが、データバス１６を経てＭＰＵ
１’２に取り込まれる。
レスバス２４に第２のカラムアドレスを出力しており、
第１および第２のＤＲＡＭｉ３、Ｉ４に第２のカラムア
ドレスの取り込みが行われる。このとき、ＭＰＵ１２の
リード端子から出力されているリード信号３１のアクテ
ィブ条件により、第１および第２のＤＲＡＭ１３．１４
の第２のカラムアドレスから各々４ビツトずつ計８ビッ
トのパラレルデータが、第２の出力データ２として８ビ
ツトＩ１０データバス２０に取り出され、データラッチ
回路１７によりラッチされる。このようにして、データ
ラッチ回路１７によりラッチされた第１の出力データを
下位８ビツトとし、第２の出力データを上位８ビツトと
する１６とットデータが、データバス１６を経てＭＰＵ
１’２に取り込まれる。
更に次のクロック信号３２（ＴＷ）の立ち上がりで、タ
イミング発生回路３６からデコード回路タイミングパル
ス４２と、アドレス切換タイミングパルス４１が出力さ
れる。デコード回路タイミングパルス４２はデコード回
路２３に供給される。
イミング発生回路３６からデコード回路タイミングパル
ス４２と、アドレス切換タイミングパルス４１が出力さ
れる。デコード回路タイミングパルス４２はデコード回
路２３に供給される。
デコード回路２３は、アドレスバス２１の一部の信号と
デコード回路タイミングパルス４２を基にしてレベルの
ＲＡＳ信号２６とＣＡＳ信号２７を出力する。これによ
り、第１および第２のＤＲΔＭ１３．１４のＲＡＳ端子
とＣＡＳ端子は非アクテイブ状態となる。アドレス切換
タイミングパルス４１は、アドレス切換回路２２に供給
される。
デコード回路タイミングパルス４２を基にしてレベルの
ＲＡＳ信号２６とＣＡＳ信号２７を出力する。これによ
り、第１および第２のＤＲΔＭ１３．１４のＲＡＳ端子
とＣＡＳ端子は非アクテイブ状態となる。アドレス切換
タイミングパルス４１は、アドレス切換回路２２に供給
される。
これにより、アドレス切換回路２２から出力されている
アドレスバス２４はハイインピーダンス状態となる。
アドレスバス２４はハイインピーダンス状態となる。
以上のように、ＤＲＡＭ１３．１４０２つの異なるアド
レスから、各４ビツトずつ計８ビットの第１の出力デー
タと第２の出力データが読み出され、１６ビツト幅のデ
ータとしてＭＰＵ１２に取り込まれることになる。
レスから、各４ビツトずつ計８ビットの第１の出力デー
タと第２の出力データが読み出され、１６ビツト幅のデ
ータとしてＭＰＵ１２に取り込まれることになる。
このように本発明によれば、マイクロプロセッサから出
力されるクロック信号を用いてタイミングパルス発生手
段でタイミングパルスを発生させ、データラッチ手段に
データをラッチさせながらＤＲＡＭにデータを分割して
書き込んだり、分割してデータの読み出しを行うことに
したので、従来のＤＲＡＭの制御装置と比較してＤＲＡ
Ｍの個数を削減することができ、遅延素子が不要となっ
たのと併せて装置のコスト低減と信頼性の向上を図るこ
とができる。
力されるクロック信号を用いてタイミングパルス発生手
段でタイミングパルスを発生させ、データラッチ手段に
データをラッチさせながらＤＲＡＭにデータを分割して
書き込んだり、分割してデータの読み出しを行うことに
したので、従来のＤＲＡＭの制御装置と比較してＤＲＡ
Ｍの個数を削減することができ、遅延素子が不要となっ
たのと併せて装置のコスト低減と信頼性の向上を図るこ
とができる。
第１図および第２図は本発明の一実施例を説明するだめ
のもので、このうち第１図はＤＲＡＭ制御装置およびそ
の周辺回路を示すブロック図、第２図はＤＲＡＭ制御装
置の動作を説明するだめの各種タイミング図、第３図は
従来のＤＲＡＭの制御装置の簡略な例を示すブロック図
である。 １２・・・・・・ＭＰＵ、１３・・・・・・第１のＤＲ
ＡＭ。 １４・・・・・・第２のＤＲＡＭ。 １６・・・・・・１６ビツトパラレルのデータバス、１
７・・・・・・テ°−クラッチ回路、１８．１９・・・
・・・４ビツトパラレルのデータバス、２２・・・・・
・アドレス切換回路、 ２３・・・・・・デコード回路、３２・・・・・・クロ
ック信号、３Ｇ・・・・・・タイミング発生回路、４１
・・・・・・アドレス切換タイミングパルス、４２・・
・・・・テ゛コード回路タイミングパルス、４３・・・
・・・データラッチタイミングパルス。
のもので、このうち第１図はＤＲＡＭ制御装置およびそ
の周辺回路を示すブロック図、第２図はＤＲＡＭ制御装
置の動作を説明するだめの各種タイミング図、第３図は
従来のＤＲＡＭの制御装置の簡略な例を示すブロック図
である。 １２・・・・・・ＭＰＵ、１３・・・・・・第１のＤＲ
ＡＭ。 １４・・・・・・第２のＤＲＡＭ。 １６・・・・・・１６ビツトパラレルのデータバス、１
７・・・・・・テ°−クラッチ回路、１８．１９・・・
・・・４ビツトパラレルのデータバス、２２・・・・・
・アドレス切換回路、 ２３・・・・・・デコード回路、３２・・・・・・クロ
ック信号、３Ｇ・・・・・・タイミング発生回路、４１
・・・・・・アドレス切換タイミングパルス、４２・・
・・・・テ゛コード回路タイミングパルス、４３・・・
・・・データラッチタイミングパルス。
Claims (1)
- 【特許請求の範囲】 クロック信号を出力するマイクロプロセッサと、このク
ロック信号を入力しタイミングパルスを発生させるタイ
ミングパルス発生手段と、 このタイミングパルス発生手段から出力されるタイミン
グパルスを入力してロウアドレスとカラムアドレスを切
り換えるアドレス切換手段と、前記タイミングパルス発
生手段から出力されるタイミングパルスと前記アドレス
切換手段が設定したアドレスを用いてロウアドレススト
ローブ信号とカラムアドレスストローブ信号を作成する
デコード手段と、 前記タイミングパルス発生手段から出力されるタイミン
グパルスとライト信号、リード信号および前記デコード
手段の作成する信号を用いて、前記マイクロプロセッサ
との間でＤＲＡＭに入出力されるデータをラッチするデ
ータラッチ手段とを具備することを特徴とするＤＲＡＭ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6345889A JPH02289014A (ja) | 1989-03-17 | 1989-03-17 | Ｄｒａｍ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6345889A JPH02289014A (ja) | 1989-03-17 | 1989-03-17 | Ｄｒａｍ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02289014A true JPH02289014A (ja) | 1990-11-29 |
Family
ID=13229814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6345889A Pending JPH02289014A (ja) | 1989-03-17 | 1989-03-17 | Ｄｒａｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02289014A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6584004B2 (en) | 1991-02-28 | 2003-06-24 | Hitachi, Ltd. | Electronic circuit package |
| KR100459391B1 (ko) * | 1997-10-24 | 2005-02-07 | 엘지전자 주식회사 | 디램의억세스타이밍제어장치 |
-
1989
- 1989-03-17 JP JP6345889A patent/JPH02289014A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6584004B2 (en) | 1991-02-28 | 2003-06-24 | Hitachi, Ltd. | Electronic circuit package |
| US7425763B2 (en) | 1991-02-28 | 2008-09-16 | Hitachi, Ltd. | Electronic circuit package |
| US7701743B2 (en) | 1991-02-28 | 2010-04-20 | Rising Silicon, Inc. | Electronic circuit package |
| KR100459391B1 (ko) * | 1997-10-24 | 2005-02-07 | 엘지전자 주식회사 | 디램의억세스타이밍제어장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6338113B1 (en) | Memory module system having multiple memory modules | |
| US4685089A (en) | High speed, low-power nibble mode circuitry for dynamic memory | |
| US6445642B2 (en) | Synchronous double data rate DRAM | |
| EP1494242B1 (en) | Method and memory system having mode selection between dual data strobe mode and single data strobe mode with data inversion | |
| US20050185497A1 (en) | Semiconductor memory device | |
| JPH08102189A (ja) | 同期型半導体記憶装置 | |
| JP2000182399A (ja) | 半導体記憶装置及びその制御方法 | |
| KR20030069872A (ko) | 반도체 메모리 장치 및 제어 방법 | |
| JP3315501B2 (ja) | 半導体記憶装置 | |
| EP0056240B1 (en) | Memory device | |
| JP3177094B2 (ja) | 半導体記憶装置 | |
| EP1494243B1 (en) | Memory system having data inversion and data inversion method for a memory system | |
| JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
| US6483772B2 (en) | Semiconductor memory device capable of masking data to be written | |
| JP2746222B2 (ja) | 半導体記憶装置 | |
| US4575826A (en) | Refresh generator system for a dynamic memory | |
| US5732284A (en) | Direct memory access (DMA) controller utilizing a delayed column address strobe (CAS) signal | |
| JPH03232185A (ja) | 半導体メモリの出力制御回路 | |
| JPH02289014A (ja) | Ｄｒａｍ制御装置 | |
| KR930001230A (ko) | 반도체 기억장치 및 반도체 집적회로 장치 | |
| JPS63184987A (ja) | 半導体記憶装置 | |
| US20030188064A1 (en) | Register for the parallel-serial conversion of data | |
| US5654934A (en) | Semiconductor memory employing a block-write system | |
| JPH09180443A (ja) | 半導体メモリ回路 | |
| JPH08161883A (ja) | 半導体記憶装置 |