JPH03232185A - 半導体メモリの出力制御回路 - Google Patents
半導体メモリの出力制御回路Info
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- JPH03232185A JPH03232185A JP2027605A JP2760590A JPH03232185A JP H03232185 A JPH03232185 A JP H03232185A JP 2027605 A JP2027605 A JP 2027605A JP 2760590 A JP2760590 A JP 2760590A JP H03232185 A JPH03232185 A JP H03232185A
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- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- flop
- flip
- Prior art date
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 230000015654 memory Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレスマルチプレクス化した半導体メモリの
出力制御回路に関し、特に拡張出力を有する半導体メモ
リの出力制御回路に関する。
出力制御回路に関し、特に拡張出力を有する半導体メモ
リの出力制御回路に関する。
従来、この種のアドレスマルチプレクス化した半導体メ
モリの出力制御回路は、行アドレスストローブ信号（以
下、ＲＡＳと称す）と列アドレスストローブ信号（以下
、ＣＡＳと称す）により番地を決定し、その出力はＲＡ
ＳとＣＡＳが共にロウレベルのときにのみ送出されるよ
うになっている。この種のメモリの出力制御回路の特徴
として、ＣＡＳからのアクセスタイムと、動作に必要な
ＣＡＳの最小パルス幅が一致しているため、最少サイク
ルで動作させようとすると、出力が送出されると同時に
ＣＡＳを立ちあげて出力をハイインピーダンス状態とす
ることになる。従って、出力データの安定な時間がなく
、装置として出力データを取り込む時間がなくなる。特
に、ページモードと呼ばれる動作では、この傾向が強く
なる。
モリの出力制御回路は、行アドレスストローブ信号（以
下、ＲＡＳと称す）と列アドレスストローブ信号（以下
、ＣＡＳと称す）により番地を決定し、その出力はＲＡ
ＳとＣＡＳが共にロウレベルのときにのみ送出されるよ
うになっている。この種のメモリの出力制御回路の特徴
として、ＣＡＳからのアクセスタイムと、動作に必要な
ＣＡＳの最小パルス幅が一致しているため、最少サイク
ルで動作させようとすると、出力が送出されると同時に
ＣＡＳを立ちあげて出力をハイインピーダンス状態とす
ることになる。従って、出力データの安定な時間がなく
、装置として出力データを取り込む時間がなくなる。特
に、ページモードと呼ばれる動作では、この傾向が強く
なる。
第４図はかかる従来の一例を説明するためのページモー
ドにおける各種信号および出力電圧の波形図である。
ドにおける各種信号および出力電圧の波形図である。
第４図に示すように、出力が有効な時間ｔ４を取ると、
実際のＣＡＳパルス幅ｔ２はＣＡＳの最少パルス幅ｔ３
と出力が有効な時間ｔ４の和になり、最少サイクルが長
くなるという欠点がある。
実際のＣＡＳパルス幅ｔ２はＣＡＳの最少パルス幅ｔ３
と出力が有効な時間ｔ４の和になり、最少サイクルが長
くなるという欠点がある。
この欠点を改良するために、出力に拡張出力（Ｅｘｔｅ
ｎｄｅｄ ｏｕｔ ｐｕｔ）を持たせることが提案され
ている。
ｎｄｅｄ ｏｕｔ ｐｕｔ）を持たせることが提案され
ている。
第５図はかかる従来の他の例を説明するためのメモリが
拡張出力を持つときの信号波形図である。
拡張出力を持つときの信号波形図である。
第５図に示すように、出力に拡張出力を持つような半導
体メモリは、−度ＲＡＳ、ＣＡＳが共に低レベルとなっ
て出力が送出されると、その出力は再びＣＡＳが低レベ
ルとなり、別のアドレスのアクセスが始まるまでの間か
、あるいはＲＡＳ。
体メモリは、−度ＲＡＳ、ＣＡＳが共に低レベルとなっ
て出力が送出されると、その出力は再びＣＡＳが低レベ
ルとなり、別のアドレスのアクセスが始まるまでの間か
、あるいはＲＡＳ。
ＣＡＳが共に高レベルになるまでの開、出力を保持する
ものである。こうすることにより、その出力がＣＡＳの
プリチャージ時間ｔ、の間だけ余計に送出されているこ
とになり、ページモードのサイクルを最少のサイクルで
実行可能とすることが出来る。
ものである。こうすることにより、その出力がＣＡＳの
プリチャージ時間ｔ、の間だけ余計に送出されているこ
とになり、ページモードのサイクルを最少のサイクルで
実行可能とすることが出来る。
上述した従来の拡張出力を有する半導体メモリの出力制
御回路は、ページモードでは次のサイクルが開始するま
で出力を保持しているため、データの出力端子と入力端
子を共通に結線（Ｉ１０コモン）しようとすると、読出
し書込みの混在したページモードが使用できないと言う
欠点を有する。
御回路は、ページモードでは次のサイクルが開始するま
で出力を保持しているため、データの出力端子と入力端
子を共通に結線（Ｉ１０コモン）しようとすると、読出
し書込みの混在したページモードが使用できないと言う
欠点を有する。
次に、最近では表面実装用のパッケージが開発され、メ
モリ８個又は９個を小さなプリント板に実装しモジュー
ルとして使用することにより、−層高密度な実装を行う
ことができようになっている。このようなモジュールで
は、モジュールの端子数を少なくするために、工／○コ
モンにするのが通例である。すなわち、これはモジュー
ルの端子数を減少させ、モジュール自体の大きさを小さ
くすることにより、−層高密度実装を可能とさせるため
である。
モリ８個又は９個を小さなプリント板に実装しモジュー
ルとして使用することにより、−層高密度な実装を行う
ことができようになっている。このようなモジュールで
は、モジュールの端子数を少なくするために、工／○コ
モンにするのが通例である。すなわち、これはモジュー
ルの端子数を減少させ、モジュール自体の大きさを小さ
くすることにより、−層高密度実装を可能とさせるため
である。
例えば、１Ｍビットの半導体メモリを９個持つモジュー
ルに必要な端子数は、電源とグランドが計２本、ＲＡＳ
とＣＡＳとＷＥが計３本、アドレス１０本と入出力端子
９本で２４本の端子が必要であるが、入出力を分離する
ならば、３３本の端子を必要とする。このため、端子ピ
ッチを０．１インチに取れば、Ｉ１０コモンの場合で約
６．１１、そうでなければ８．４Ωとなる。従ってモジ
ュール自体が１．４倍も大きくなってしまう。
ルに必要な端子数は、電源とグランドが計２本、ＲＡＳ
とＣＡＳとＷＥが計３本、アドレス１０本と入出力端子
９本で２４本の端子が必要であるが、入出力を分離する
ならば、３３本の端子を必要とする。このため、端子ピ
ッチを０．１インチに取れば、Ｉ１０コモンの場合で約
６．１１、そうでなければ８．４Ωとなる。従ってモジ
ュール自体が１．４倍も大きくなってしまう。
一方、拡張出力を持つ半導体メモリをＩ１０コモンで使
用した時、読出しと書込みの混在したページモードは使
用できない。
用した時、読出しと書込みの混在したページモードは使
用できない。
第６図はかかる従来の他の例を説明するための半導体メ
モリが拡張出力を持つときの信号波形図である。
モリが拡張出力を持つときの信号波形図である。
第６図に示すように、ここでは第一のサイクルが読出し
サイクルであり、次の第二のサイクルが書込みサイクル
であると、メモリ自体の出力は次の書込みのサイクルが
開始されるまで出力されているが、入力ＤＩＮは書込み
サイクルの開始するまでに確定しておかなければならな
い。従って、Ｉ１０コモンで使用するならば、入出力端
子に書込サイクルの始まる前に書込データをメモリに与
える必要があるが、メモリ自体からの出力と外部からの
入力データとがｔ６の時間だけ衝突し入力が確定しない
ことになり、このため誤書込みを起こすことになる。そ
れ故、読出し及び書込みが混在するならば、通常のサイ
クル（すなわち１ビツト毎にＲＡＳを入れる）で実行す
る以外の手段はないことになる。
サイクルであり、次の第二のサイクルが書込みサイクル
であると、メモリ自体の出力は次の書込みのサイクルが
開始されるまで出力されているが、入力ＤＩＮは書込み
サイクルの開始するまでに確定しておかなければならな
い。従って、Ｉ１０コモンで使用するならば、入出力端
子に書込サイクルの始まる前に書込データをメモリに与
える必要があるが、メモリ自体からの出力と外部からの
入力データとがｔ６の時間だけ衝突し入力が確定しない
ことになり、このため誤書込みを起こすことになる。そ
れ故、読出し及び書込みが混在するならば、通常のサイ
クル（すなわち１ビツト毎にＲＡＳを入れる）で実行す
る以外の手段はないことになる。
しかしながら、ページモードと通常のモードでの１メモ
リサイクルの比較は、ＲＡＳからのアクセスがｉ、 Ｏ
Ｏｎ ｓの時、ページモードが９０ｎｓに対し、通常の
モードが１９０ｎｓになる。すなわち、２倍以上１デー
タサイクル当り異なるため、ページモードの方が高速の
アクセスに適している。
リサイクルの比較は、ＲＡＳからのアクセスがｉ、 Ｏ
Ｏｎ ｓの時、ページモードが９０ｎｓに対し、通常の
モードが１９０ｎｓになる。すなわち、２倍以上１デー
タサイクル当り異なるため、ページモードの方が高速の
アクセスに適している。
従って、ページモードでの高速性を追求した拡張出力で
は、逆に読出し及び書込みが混在すると、ページモード
を使用できず、高速性を大幅に失うという欠点がある。
は、逆に読出し及び書込みが混在すると、ページモード
を使用できず、高速性を大幅に失うという欠点がある。
本発明の目的は、かがるＩ１０コモンにしてもページモ
ードで読出し及び書込みの混在した動作を可能にする半
導体メモリの出力制御回路を提供することにある。
ードで読出し及び書込みの混在した動作を可能にする半
導体メモリの出力制御回路を提供することにある。
本発明の半導体メモリの出力制御回路は、行アドレスス
トローブ信号および列アドレスストローブ信号の組合せ
によりセット信号を供給されるフリップフロップと、前
記両信号および書込信号の組合せにより前記フリップフ
ロップのリセット信号を作成するリセット信号発生回路
と、メモリセルからのデータを保持する出力データ保持
回路と、前記出力データ保持回路の出力および前記フリ
ップフロップ出力の論理をとる出力駆動部と、前記出力
駆動部により駆動される出力段トランジスタ回路とを有
し、前記列アドレスストローブ信号が非活性で且つ前記
書込信号が活性のロジックレベルをなることにより前記
リセット信号を発生させ、前記フリップフロップをリセ
ットして記憶させるとともに、その記憶内容に基づき前
記出力段トランジスタ回路をハイインピーダンス状態に
するように構成される。
トローブ信号および列アドレスストローブ信号の組合せ
によりセット信号を供給されるフリップフロップと、前
記両信号および書込信号の組合せにより前記フリップフ
ロップのリセット信号を作成するリセット信号発生回路
と、メモリセルからのデータを保持する出力データ保持
回路と、前記出力データ保持回路の出力および前記フリ
ップフロップ出力の論理をとる出力駆動部と、前記出力
駆動部により駆動される出力段トランジスタ回路とを有
し、前記列アドレスストローブ信号が非活性で且つ前記
書込信号が活性のロジックレベルをなることにより前記
リセット信号を発生させ、前記フリップフロップをリセ
ットして記憶させるとともに、その記憶内容に基づき前
記出力段トランジスタ回路をハイインピーダンス状態に
するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す半導体メモリの回
路図である。
路図である。
第１図に示すように、本実施例はメモリセルＭＣの出力
を安定させるための回路であり、ＲＡＳおよびＣＡＳに
基づいてセットされるフリップフロップ２と、このフリ
ップフロップ２のリセット信号を作成するためのリセッ
ト信号発生回路１と、メモリセルＭＣからのデータを保
持する一対の出力データ保持回路３Ａ、３Ｂと、これら
出力データ保持回路３Ａ、３Ｂの出力とフリップフロッ
プ２の出力との論理積をとり後段を駆動する出力駆動部
４と、この出力駆動部４により駆動される出力段トラン
ジスタ回路５とを有している。
を安定させるための回路であり、ＲＡＳおよびＣＡＳに
基づいてセットされるフリップフロップ２と、このフリ
ップフロップ２のリセット信号を作成するためのリセッ
ト信号発生回路１と、メモリセルＭＣからのデータを保
持する一対の出力データ保持回路３Ａ、３Ｂと、これら
出力データ保持回路３Ａ、３Ｂの出力とフリップフロッ
プ２の出力との論理積をとり後段を駆動する出力駆動部
４と、この出力駆動部４により駆動される出力段トラン
ジスタ回路５とを有している。
かかる出力制御回路において、リセット信号発生回路１
はＲＡＳ入力のバッファを構成するインバータＩ、、Ｉ
４によりＲＡＳの正補の信号を発生し、同様にＣＡＳ入
力のバッファを構成するインバータＩ２．Ｉ、によりＣ
ＡＳの正補の信号を発生する。一方、これらＲＡＳおよ
びＣＡＳの逆相の信号をアンド回路Ａ１に入力し、その
出力によりフリップフロップ（Ｆ／Ｆ）２のセラＩ・信
号Ｓとする。すなわち、ＲＡＳとＣＡＳが共に低レベル
の時のみ１となる信号を作り、Ｆ／Ｆ２をセットする。
はＲＡＳ入力のバッファを構成するインバータＩ、、Ｉ
４によりＲＡＳの正補の信号を発生し、同様にＣＡＳ入
力のバッファを構成するインバータＩ２．Ｉ、によりＣ
ＡＳの正補の信号を発生する。一方、これらＲＡＳおよ
びＣＡＳの逆相の信号をアンド回路Ａ１に入力し、その
出力によりフリップフロップ（Ｆ／Ｆ）２のセラＩ・信
号Ｓとする。すなわち、ＲＡＳとＣＡＳが共に低レベル
の時のみ１となる信号を作り、Ｆ／Ｆ２をセットする。
また、リセット信号発生回路１はＲＡＳおよびＣＡＳの
同相の信号を入力とするナンド回路Ｎ１と、ＣＡＳの同
相信号および書込信号ＷＥをバッファ回路工３で反転さ
せた信号を入力するナンド回路Ｎ２と、これらナンド回
路Ｎ、、Ｎ２の出力を入力し且つその出力をフリップフ
ロップ２のリセット人力Ｒに供給するナンド回路Ｎ３と
を有する。
同相の信号を入力とするナンド回路Ｎ１と、ＣＡＳの同
相信号および書込信号ＷＥをバッファ回路工３で反転さ
せた信号を入力するナンド回路Ｎ２と、これらナンド回
路Ｎ、、Ｎ２の出力を入力し且つその出力をフリップフ
ロップ２のリセット人力Ｒに供給するナンド回路Ｎ３と
を有する。
また、フリップフロップ（Ｆ／Ｆ）２は、セット人力Ｓ
が１に変化すると、その出力Ｑを１に変化させるととも
にその出力を保持し、一方、リセット入力Ｒが１に変化
すると、その出力Ｑを０に変化させるとともにその出力
を保持する。
が１に変化すると、その出力Ｑを１に変化させるととも
にその出力を保持し、一方、リセット入力Ｒが１に変化
すると、その出力Ｑを０に変化させるとともにその出力
を保持する。
方、メモリセル（図示省略）ＭＣから読出されたデータ
は出力データ保持回路３Ａ、３Ｂに保持され、正補の出
力信号り、Ｄとして出力される。この正補の出力信号り
、Ｄはアンド回路Ａ ２ 、 Ａ ３からなる出力駆動
部４において、前述したＦ／Ｆ２の出力Ｑと各々論理積
がとられ、そのアンド回路Ａ ２ 、 Ａ ３のいずれ
かの出力により出力段トランジスタ回路５を構成するト
ンジスタＱｌ、Ｑ２の一方をＯＮさせ、Ｄ ＯＵＴ端子
よりメモリ出力を得る。
は出力データ保持回路３Ａ、３Ｂに保持され、正補の出
力信号り、Ｄとして出力される。この正補の出力信号り
、Ｄはアンド回路Ａ ２ 、 Ａ ３からなる出力駆動
部４において、前述したＦ／Ｆ２の出力Ｑと各々論理積
がとられ、そのアンド回路Ａ ２ 、 Ａ ３のいずれ
かの出力により出力段トランジスタ回路５を構成するト
ンジスタＱｌ、Ｑ２の一方をＯＮさせ、Ｄ ＯＵＴ端子
よりメモリ出力を得る。
尚、本実施例では、出力データ保持回路３Ａ。
３Ｂを分離して記載したが、Ｄ、Ｄは相補信号であるの
で、フリップフロップなどの一つの保持回路で形成して
もよい。
で、フリップフロップなどの一つの保持回路で形成して
もよい。
第２図は第１図における各種信号および入出力電圧の波
形図である。
形図である。
第２図に示すように、フリップフロップＦ／Ｆ２のセッ
ト人力ＳはＲＡＳとＣＡＳが共に０となった後に１とな
れば良く、Ｒ’ＡＳとＣＡＳが比較的短時間に続いて入
った時、このＦ／Ｆ２を１にすることを遅らせる回路を
含んでもよい。このようにすれば、ＲＡＳとＣＡＳが共
に０になると、Ｆ／Ｆ２の出力Ｑが１になるので、正補
の出力信号りおよびＤに基づき出力トランジスタＱｌ、
Ｑ２の一方がＯＮ状態にできる。一方、ＣＡＳがルベル
で且つ書込信号が０となった時には、Ｆ／Ｆ２がリセッ
トされ、その出力Ｑは０となるので、出力トランジスタ
Ｑｌ、Ｑ２は共にＯＦＦ状態となり、出力段トランジス
タ回路５はハイインピーダンスに保たれる。
ト人力ＳはＲＡＳとＣＡＳが共に０となった後に１とな
れば良く、Ｒ’ＡＳとＣＡＳが比較的短時間に続いて入
った時、このＦ／Ｆ２を１にすることを遅らせる回路を
含んでもよい。このようにすれば、ＲＡＳとＣＡＳが共
に０になると、Ｆ／Ｆ２の出力Ｑが１になるので、正補
の出力信号りおよびＤに基づき出力トランジスタＱｌ、
Ｑ２の一方がＯＮ状態にできる。一方、ＣＡＳがルベル
で且つ書込信号が０となった時には、Ｆ／Ｆ２がリセッ
トされ、その出力Ｑは０となるので、出力トランジスタ
Ｑｌ、Ｑ２は共にＯＦＦ状態となり、出力段トランジス
タ回路５はハイインピーダンスに保たれる。
第３図は本発明の第二の実施例を説明するなめのリセッ
ト信号発生回路図である。
ト信号発生回路図である。
第３図に示すように、本実施例におけるリセット信号発
生回路ＩＡは書込信号ＷＥおよびＲＡＳの同相信号を入
力とするノア回路ＮＯＲと、ＣＡＳの同相信号およびＮ
ＯＲ出力とのＮＡＮＤ論理を取るナンド回路Ｎ２とを組
合わせることによっても、前述した第一の実施例と同じ
出力コントロールを実現することができる。さらに、本
実施例では、バッファ回路となるノア回路ＮＯＲがＲＡ
Ｓで制御されているため、第一の実施例と比較して、ス
タンバイ状態にあっても書込信号ＷＥが変化しても、こ
のリセット信号発生回路ＩＡは動作しない。従って、消
費電力を少なくすることができる。
生回路ＩＡは書込信号ＷＥおよびＲＡＳの同相信号を入
力とするノア回路ＮＯＲと、ＣＡＳの同相信号およびＮ
ＯＲ出力とのＮＡＮＤ論理を取るナンド回路Ｎ２とを組
合わせることによっても、前述した第一の実施例と同じ
出力コントロールを実現することができる。さらに、本
実施例では、バッファ回路となるノア回路ＮＯＲがＲＡ
Ｓで制御されているため、第一の実施例と比較して、ス
タンバイ状態にあっても書込信号ＷＥが変化しても、こ
のリセット信号発生回路ＩＡは動作しない。従って、消
費電力を少なくすることができる。
尚、上述した第一および第二の実施例において、ＣＢＲ
リフレッシュ時にフリップフロップ２のセット信号Ｓが
１になることのないような論理回路を用い、ＣＢＲ中に
出力段回路がノ１イインピーダンス状態を保つようにす
ることもできる。
リフレッシュ時にフリップフロップ２のセット信号Ｓが
１になることのないような論理回路を用い、ＣＢＲ中に
出力段回路がノ１イインピーダンス状態を保つようにす
ることもできる。
また、本実施例はデータ出力と入力が分離したデバイス
で説明したが、Ｉ１０コモンのデノくイスでも同様であ
る。
で説明したが、Ｉ１０コモンのデノくイスでも同様であ
る。
以上説明したように、本発明の半導体メモリの出力制御
回路は、ＣＡＳが非活性で書込信号ＷＥが活性のロジッ
クレベルを持つとき、出力段トランジスタ回路をハイイ
ンピーダンス状態にすることにより、ページモードにお
いてもＣＡＳが１状態の時に書込信号ＷＥがＯとなって
ｂ）るので出力段をハイインピーダンス状態にすること
ができる。従って、本発明はデータ入力ＤＩＮをＣＡＳ
がＯレベルになるまでの時間、すなわち１．の間データ
入力ＤＩＮを安定して入力できるので、Ｉ１０コモンに
してもページモードで読出しと書込みの混合した動作を
実現できるという効果がある。
回路は、ＣＡＳが非活性で書込信号ＷＥが活性のロジッ
クレベルを持つとき、出力段トランジスタ回路をハイイ
ンピーダンス状態にすることにより、ページモードにお
いてもＣＡＳが１状態の時に書込信号ＷＥがＯとなって
ｂ）るので出力段をハイインピーダンス状態にすること
ができる。従って、本発明はデータ入力ＤＩＮをＣＡＳ
がＯレベルになるまでの時間、すなわち１．の間データ
入力ＤＩＮを安定して入力できるので、Ｉ１０コモンに
してもページモードで読出しと書込みの混合した動作を
実現できるという効果がある。
第１図は本発明の第一の実施例を示す半導体メモリの出
力制御回路図、第２図は第１図における各種信号および
入出力電圧の波形図、第３図は本発明の第二の実施例を
説明するためのリセ・ント信号発生回路図、第４図は従
来の一例を説明するためのページモードにおける各種信
号および出力電圧の波形図、第５図および第６図はそれ
ぞれ従来の他の例を説明するための半導体メモリが拡張
出力を持つときの信号波形図である。 １・・・リセット信号発生回路、２・・・フリ・ｙプフ
ロップ（Ｆ／Ｆ）、３Ａ、３Ｂ・・・出力データ保持回
路、４・・・出力駆動部、５・・・出力段トランジスタ
（Ｔｒ）回路、ＲＡＳ・・・ロウ・アドレス・ストロー
ブ信号、ＣＡＳ・・・カラム・アドレス・ストローブ信
号、ＷＥ・・・ライト・イネーブル信号、ＭＣ・・・メ
モリセル、Ａ１−Ａ３・・・アンド回路、■１〜工５・
・・インバータ回路、Ｎ１〜Ｎ３・・・ナンド回路、Ｎ
ＯＲ・・リア回路、ＤＩＮ・・・データ入力、Ｄ ＯＵ
Ｔ・・・データ出力。 いい弁、よ内原晋１ 図 党 図 馬 牛 図 夷 図 方 図
力制御回路図、第２図は第１図における各種信号および
入出力電圧の波形図、第３図は本発明の第二の実施例を
説明するためのリセ・ント信号発生回路図、第４図は従
来の一例を説明するためのページモードにおける各種信
号および出力電圧の波形図、第５図および第６図はそれ
ぞれ従来の他の例を説明するための半導体メモリが拡張
出力を持つときの信号波形図である。 １・・・リセット信号発生回路、２・・・フリ・ｙプフ
ロップ（Ｆ／Ｆ）、３Ａ、３Ｂ・・・出力データ保持回
路、４・・・出力駆動部、５・・・出力段トランジスタ
（Ｔｒ）回路、ＲＡＳ・・・ロウ・アドレス・ストロー
ブ信号、ＣＡＳ・・・カラム・アドレス・ストローブ信
号、ＷＥ・・・ライト・イネーブル信号、ＭＣ・・・メ
モリセル、Ａ１−Ａ３・・・アンド回路、■１〜工５・
・・インバータ回路、Ｎ１〜Ｎ３・・・ナンド回路、Ｎ
ＯＲ・・リア回路、ＤＩＮ・・・データ入力、Ｄ ＯＵ
Ｔ・・・データ出力。 いい弁、よ内原晋１ 図 党 図 馬 牛 図 夷 図 方 図
Claims (1)
- 行アドレスストローブ信号および列アドレスストロー
ブ信号の組合せによりセット信号を供給されるフリップ
フロップと、前記両信号および書込信号の組合せにより
前記フリップフロップのリセット信号を作成するリセッ
ト信号発生回路と、メモリセルからのデータを保持する
出力データ保持回路と、前記出力データ保持回路の出力
および前記フリップフロップ出力の論理をとる出力駆動
部と、前記出力駆動部により駆動される出力段トランジ
スタ回路とを有し、前記列アドレスストローブ信号が非
活性で且つ前記書込信号が活性のロジックレベルになる
ことにより前記リセット信号を発生させ、前記フリップ
フロップをリセットして記憶させるとともに、その記憶
内容に基づき前記出力段トランジスタ回路をハイインピ
ーダンス状態にすることを特徴とする半導体メモリの出
力制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027605A JP2555900B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体メモリの出力制御回路 |
| US07/650,604 US5305271A (en) | 1990-02-06 | 1991-02-05 | Circuit for controlling an output of a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027605A JP2555900B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体メモリの出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03232185A true JPH03232185A (ja) | 1991-10-16 |
| JP2555900B2 JP2555900B2 (ja) | 1996-11-20 |
Family
ID=12225559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027605A Expired - Fee Related JP2555900B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体メモリの出力制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5305271A (ja) |
| JP (1) | JP2555900B2 (ja) |
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