JPH08297970A - セルフリフレッシュ移行回路 - Google Patents
セルフリフレッシュ移行回路Info
- Publication number
- JPH08297970A JPH08297970A JP7102535A JP10253595A JPH08297970A JP H08297970 A JPH08297970 A JP H08297970A JP 7102535 A JP7102535 A JP 7102535A JP 10253595 A JP10253595 A JP 10253595A JP H08297970 A JPH08297970 A JP H08297970A
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- JP
- Japan
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- signal
- flip
- circuit
- output signal
- ras
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Abstract
(57)【要約】
【構成】 外部から入力するトリガパルス信号によって
一定時間のパルス信号を出力するパルス幅設定回路と、
パルス幅設定回路からのパルス信号の出力時間内にDR
AMの全てのアドレスに対してリフレッシュ動作を行う
リフレッシュ回路と、リフレッシュ回路によるリフレッ
シュ動作の後に外部から入力するクロック信号およびロ
ーアドレスストローブ信号によってCASビフォーRA
Sシーケンスの信号を生成してセルフリフレッシュモー
ドに移行させるセルフリフレッシュモード移行回路とを
設ける。 【効果】 自動的にDRAMをセルフリフレッシュモー
ドに移行させることができる。
一定時間のパルス信号を出力するパルス幅設定回路と、
パルス幅設定回路からのパルス信号の出力時間内にDR
AMの全てのアドレスに対してリフレッシュ動作を行う
リフレッシュ回路と、リフレッシュ回路によるリフレッ
シュ動作の後に外部から入力するクロック信号およびロ
ーアドレスストローブ信号によってCASビフォーRA
Sシーケンスの信号を生成してセルフリフレッシュモー
ドに移行させるセルフリフレッシュモード移行回路とを
設ける。 【効果】 自動的にDRAMをセルフリフレッシュモー
ドに移行させることができる。
Description
【0001】
【産業上の利用分野】本発明は、停電等の電源の切断が
あったとき、ダイナミックランダムアクセスメモリに対
するリフレッシュ動作を、RASオンリリフレッシュモ
ードからセルフリフレッシュモードに移行させるための
セルフリフレッシュ移行回路に関する。
あったとき、ダイナミックランダムアクセスメモリに対
するリフレッシュ動作を、RASオンリリフレッシュモ
ードからセルフリフレッシュモードに移行させるための
セルフリフレッシュ移行回路に関する。
【0002】
【従来の技術】停電等が発生して電源の切断があったと
き、ダイナミックランダムアクセスメモリ(DRAM)
に対するリフレッシュ動作を、ローアドレスストローブ
信号(RAS信号)によってのみ動作するRASオンリ
リフレッシュモードから、自ららリフレッシュ動作を行
うセルフリフレッシュモードに移行させる必要がある
が、このとき、カラムアドレスストローブ信号(CAS
信号)を立下げてからローアドレスストローブ信号(R
AS信号)を立下げるいわゆるCASビフォーRASシ
ーケンスを実行し、その後一定時間待機させるという制
御が必要である。
き、ダイナミックランダムアクセスメモリ(DRAM)
に対するリフレッシュ動作を、ローアドレスストローブ
信号(RAS信号)によってのみ動作するRASオンリ
リフレッシュモードから、自ららリフレッシュ動作を行
うセルフリフレッシュモードに移行させる必要がある
が、このとき、カラムアドレスストローブ信号(CAS
信号)を立下げてからローアドレスストローブ信号(R
AS信号)を立下げるいわゆるCASビフォーRASシ
ーケンスを実行し、その後一定時間待機させるという制
御が必要である。
【0003】従来のDRAMに対する通常のリフレッシ
ュ動作には、大別してRAS信号によってのみ行うRA
Sオンリリフレッシュ動作と、上記のCASビフォーR
ASシーケンスによるCASビフォーRASリフレッシ
ュ動作とがあるが、セルフリフレッシュモードに移行さ
せるための制御を行うためには、通常のリフレッシュ動
作として、RASオンリリフレッシュ動作を行っている
場合よりも、CASビフォーRASリフレッシュ動作を
行っている場合の方が制御し易いため、セルフリフレッ
シュ機能付きのDRAMに対しては、外部に設けたリフ
レッシュ制御部によってCASビフォーRASリフレッ
シュ動作を実行させることにより、通常のリフレッシュ
動作を行わせるのが一般的である。
ュ動作には、大別してRAS信号によってのみ行うRA
Sオンリリフレッシュ動作と、上記のCASビフォーR
ASシーケンスによるCASビフォーRASリフレッシ
ュ動作とがあるが、セルフリフレッシュモードに移行さ
せるための制御を行うためには、通常のリフレッシュ動
作として、RASオンリリフレッシュ動作を行っている
場合よりも、CASビフォーRASリフレッシュ動作を
行っている場合の方が制御し易いため、セルフリフレッ
シュ機能付きのDRAMに対しては、外部に設けたリフ
レッシュ制御部によってCASビフォーRASリフレッ
シュ動作を実行させることにより、通常のリフレッシュ
動作を行わせるのが一般的である。
【0004】
【発明が解決しようとする課題】上述したように、従来
のセルフリフレッシュ機能付きのDRAMに対するリフ
レッシュ動作は、CASビフォーRASリフレッシュ動
作を実行させることによって通常のリフレッシュ動作を
行わせるのが一般的であるが、RASオンリリフレッシ
ュ動作しか行うことができないリフレッシュ制御部を使
用しているDRAMに対しては、セルフリフレッシュモ
ードに移行させるとき、そのセルフリフレッシュモード
に移行させる直前に、当該DRAMの品種に応じて指定
されている一定時間内に、当該DRAMの全てのアドレ
スに対して集中的にリフレッシュ動作を行ってから、C
ASビフォーRASシーケンスによってCAS信号およ
びRAS信号を共にローレベルに固定するという制御が
必要である。従ってRASオンリリフレッシュ動作しか
行うことができないリフレッシュ制御部を使用している
従来のセルフリフレッシュ機能付きのDRAMに対する
リフレッシュ動作は、CASビフォーRASリフレッシ
ュ動作を実行できるリフレッシュ制御部を使用している
セルフリフレッシュ機能付きのDRAMに比べて、セル
フリフレッシュモードに移行させるときの制御が複雑で
あるという問題点を有している。
のセルフリフレッシュ機能付きのDRAMに対するリフ
レッシュ動作は、CASビフォーRASリフレッシュ動
作を実行させることによって通常のリフレッシュ動作を
行わせるのが一般的であるが、RASオンリリフレッシ
ュ動作しか行うことができないリフレッシュ制御部を使
用しているDRAMに対しては、セルフリフレッシュモ
ードに移行させるとき、そのセルフリフレッシュモード
に移行させる直前に、当該DRAMの品種に応じて指定
されている一定時間内に、当該DRAMの全てのアドレ
スに対して集中的にリフレッシュ動作を行ってから、C
ASビフォーRASシーケンスによってCAS信号およ
びRAS信号を共にローレベルに固定するという制御が
必要である。従ってRASオンリリフレッシュ動作しか
行うことができないリフレッシュ制御部を使用している
従来のセルフリフレッシュ機能付きのDRAMに対する
リフレッシュ動作は、CASビフォーRASリフレッシ
ュ動作を実行できるリフレッシュ制御部を使用している
セルフリフレッシュ機能付きのDRAMに比べて、セル
フリフレッシュモードに移行させるときの制御が複雑で
あるという問題点を有している。
【0005】
【課題を解決するための手段】本発明のセルフリフレッ
シュ移行回路は、外部から入力するトリガパルス信号に
よって一定時間のパルス信号を出力するパルス幅設定回
路と、前記パルス幅設定回路からの前記パルス信号の出
力時間内にDRAMの全てのアドレスに対してリフレッ
シュ動作を行うリフレッシュ回路と、前記リフレッシュ
回路による前記リフレッシュ動作の後に外部から入力す
るクロック信号およびローアドレスストローブ信号によ
ってCASビフォーRASシーケンスを生成してセルフ
リフレッシュモードに移行するセルフリフレッシュモー
ド移行回路とを備えたものである。
シュ移行回路は、外部から入力するトリガパルス信号に
よって一定時間のパルス信号を出力するパルス幅設定回
路と、前記パルス幅設定回路からの前記パルス信号の出
力時間内にDRAMの全てのアドレスに対してリフレッ
シュ動作を行うリフレッシュ回路と、前記リフレッシュ
回路による前記リフレッシュ動作の後に外部から入力す
るクロック信号およびローアドレスストローブ信号によ
ってCASビフォーRASシーケンスを生成してセルフ
リフレッシュモードに移行するセルフリフレッシュモー
ド移行回路とを備えたものである。
【0006】すなわち、本発明の第一のセルフリフレッ
シュ移行回路は、外部から入力するトリガパルス信号に
よって一定時間のパルス信号を出力するパルス幅設定回
路と、前記パルス幅設定回路からの前記パルス信号を入
力する第一のフリップフロップ回路と、前記第一のフリ
ップフロップ回路の出力信号とRAS入力信号とを入力
する第二のフリップフロップ回路と、前記第二のフリッ
プフロップ回路の出力信号と前記RAS入力信号を反転
した信号とを入力する第三のフリップフロップ回路と、
前記第三のフリップフロップ回路の出力信号と前記RA
S入力信号とを入力してRAS出力信号を出力する第一
のアンド回路と、前記第二のフリップフロップ回路の出
力信号とクロック信号とを入力する1個の第四のフリッ
プフロップ回路と、前記第四のフリップフロップ回路の
出力信号とCAS入力信号とを入力してCAS出力信号
を出力する1個の第二のアンド回路とを備えている。
シュ移行回路は、外部から入力するトリガパルス信号に
よって一定時間のパルス信号を出力するパルス幅設定回
路と、前記パルス幅設定回路からの前記パルス信号を入
力する第一のフリップフロップ回路と、前記第一のフリ
ップフロップ回路の出力信号とRAS入力信号とを入力
する第二のフリップフロップ回路と、前記第二のフリッ
プフロップ回路の出力信号と前記RAS入力信号を反転
した信号とを入力する第三のフリップフロップ回路と、
前記第三のフリップフロップ回路の出力信号と前記RA
S入力信号とを入力してRAS出力信号を出力する第一
のアンド回路と、前記第二のフリップフロップ回路の出
力信号とクロック信号とを入力する1個の第四のフリッ
プフロップ回路と、前記第四のフリップフロップ回路の
出力信号とCAS入力信号とを入力してCAS出力信号
を出力する1個の第二のアンド回路とを備えている。
【0007】本発明の第二のセルフリフレッシュ移行回
路は、外部から入力するトリガパルス信号によって一定
時間のパルス信号を出力するパルス幅設定回路と、前記
パルス幅設定回路からの前記パルス信号を入力する第一
のフリップフロップ回路と、前記第一のフリップフロッ
プ回路の出力信号とRAS入力信号とを入力する第二の
フリップフロップ回路と、前記第二のフリップフロップ
回路の出力信号と前記RAS入力信号を反転した信号と
を入力する第三のフリップフロップ回路と、前記第三の
フリップフロップ回路の出力信号と前記RAS入力信号
とを入力してRAS出力信号を出力する第一のアンド回
路と、前記第二のフリップフロップ回路の出力信号とク
ロック信号とを入力する2個の第四のフリップフロップ
回路と、前記第四のフリップフロップ回路の出力信号と
CAS入力信号とを入力してCAS出力信号を出力する
前記2個の第四のフリップフロップ回路のそれぞれに対
応する2個の第二のアンド回路とを備えている。
路は、外部から入力するトリガパルス信号によって一定
時間のパルス信号を出力するパルス幅設定回路と、前記
パルス幅設定回路からの前記パルス信号を入力する第一
のフリップフロップ回路と、前記第一のフリップフロッ
プ回路の出力信号とRAS入力信号とを入力する第二の
フリップフロップ回路と、前記第二のフリップフロップ
回路の出力信号と前記RAS入力信号を反転した信号と
を入力する第三のフリップフロップ回路と、前記第三の
フリップフロップ回路の出力信号と前記RAS入力信号
とを入力してRAS出力信号を出力する第一のアンド回
路と、前記第二のフリップフロップ回路の出力信号とク
ロック信号とを入力する2個の第四のフリップフロップ
回路と、前記第四のフリップフロップ回路の出力信号と
CAS入力信号とを入力してCAS出力信号を出力する
前記2個の第四のフリップフロップ回路のそれぞれに対
応する2個の第二のアンド回路とを備えている。
【0008】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0009】図1は本発明の第一の実施例を示すブロッ
ク図、図2は図1の実施例の各部の信号の波形を示す波
形図である。
ク図、図2は図1の実施例の各部の信号の波形を示す波
形図である。
【0010】図1および図2に示すように、DRAMの
セルフリフレッシュ機能を作動させるとき、外部のリフ
レッシュ制御部は、セルフリフレッシュ動作を許可する
ための信号として、トリガパルス信号11を出力する。
このトリガパルス信号11は、パルス幅設定回路1に入
力する。パルス幅設定回路1は、トリガパルス信号11
を入力したとき、あらかじめ設定されている一定の時間
幅の出力信号18を出力する。出力信号18は、ローア
クティブの信号である。
セルフリフレッシュ機能を作動させるとき、外部のリフ
レッシュ制御部は、セルフリフレッシュ動作を許可する
ための信号として、トリガパルス信号11を出力する。
このトリガパルス信号11は、パルス幅設定回路1に入
力する。パルス幅設定回路1は、トリガパルス信号11
を入力したとき、あらかじめ設定されている一定の時間
幅の出力信号18を出力する。出力信号18は、ローア
クティブの信号である。
【0011】既述のように、RASオンリリフレッシュ
動作しか行うことができないリフレッシュ制御部を使用
しているDRAMに対してセルフリフレッシュモードに
移行させるとき、そのセルフリフレッシュモードに移行
させる直前に、当該DRAMの品種に応じて指定されて
いる一定時間内に、当該DRAMの全てのアドレスに対
して集中的にリフレッシュ動作を行う必要があるが、出
力信号18の時間幅は、この指定された時間となってい
る。すなわち、外部のリフレッシュ制御部がセルフリフ
レッシュ動作を許可してからの一定時間は、パルス幅設
定回路1の出力信号18は、ローレベルとなっている。
動作しか行うことができないリフレッシュ制御部を使用
しているDRAMに対してセルフリフレッシュモードに
移行させるとき、そのセルフリフレッシュモードに移行
させる直前に、当該DRAMの品種に応じて指定されて
いる一定時間内に、当該DRAMの全てのアドレスに対
して集中的にリフレッシュ動作を行う必要があるが、出
力信号18の時間幅は、この指定された時間となってい
る。すなわち、外部のリフレッシュ制御部がセルフリフ
レッシュ動作を許可してからの一定時間は、パルス幅設
定回路1の出力信号18は、ローレベルとなっている。
【0012】出力信号18はフリップフロップ回路(D
型フリップフロップ)2のCK端子に入力しており、従
ってD型フリップフロップ2は、出力信号18の終端の
立上りのエッジにおいてハイレベルとなる出力信号19
を出力する。なお、D型フリップフロップ2および3お
よび4および5は、あらかじめリセット信号15によっ
てリセットされている。なお、リセット信号15は、通
常電源オンまたは外部のリフレッシュ制御部の制御によ
ってアクティブになる。
型フリップフロップ)2のCK端子に入力しており、従
ってD型フリップフロップ2は、出力信号18の終端の
立上りのエッジにおいてハイレベルとなる出力信号19
を出力する。なお、D型フリップフロップ2および3お
よび4および5は、あらかじめリセット信号15によっ
てリセットされている。なお、リセット信号15は、通
常電源オンまたは外部のリフレッシュ制御部の制御によ
ってアクティブになる。
【0013】D型フリップフロップ2の出力信号19
は、D型フリップフロップ3のD端子に入力し、D型フ
リップフロップ3は、出力信号19がハイレベルになっ
てから、CK端子に外部のリフレッシュ制御部からのR
AS入力信号12が入力すると、そのRAS入力信号1
2の立上りのエッジにおいてハイレベルとなる出力信号
20を出力する。出力信号20は、D型フリップフロッ
プ4およびD型フリップフロップ5のD端子に入力す
る。
は、D型フリップフロップ3のD端子に入力し、D型フ
リップフロップ3は、出力信号19がハイレベルになっ
てから、CK端子に外部のリフレッシュ制御部からのR
AS入力信号12が入力すると、そのRAS入力信号1
2の立上りのエッジにおいてハイレベルとなる出力信号
20を出力する。出力信号20は、D型フリップフロッ
プ4およびD型フリップフロップ5のD端子に入力す
る。
【0014】D型フリップフロップ4はまた、RAS入
力信号12を反転させる反転回路6の出力信号をCK端
子に入力する。従ってD型フリップフロップ4の出力信
号22は、RAS入力信号12の立下りのエッジにおい
てローレベルとなる信号として出力される。一方、D型
フリップフロップ5のCK端子には、クロック信号13
が入力している。従ってD型フリップフロップ5の出力
信号23は、クロック信号13の立上りのエッジにおい
てローレベルとなる信号として出力される。
力信号12を反転させる反転回路6の出力信号をCK端
子に入力する。従ってD型フリップフロップ4の出力信
号22は、RAS入力信号12の立下りのエッジにおい
てローレベルとなる信号として出力される。一方、D型
フリップフロップ5のCK端子には、クロック信号13
が入力している。従ってD型フリップフロップ5の出力
信号23は、クロック信号13の立上りのエッジにおい
てローレベルとなる信号として出力される。
【0015】D型フリップフロップ4の出力信号22と
RAS入力信号12とはアンド回路7に入力し、D型フ
リップフロップ5の出力信号23とCAS入力信号14
とはアンド回路8に入力し、アンド回路7の出力のRA
S出力信号16とアンド回路8の出力のCAS出力信号
17は、共にローレベルの信号となってDRAMに対し
て出力される。このとき、RAS入力信号12よりも速
い周期のクロック信号13をD型フリップフロップ5に
入力しておくと、CAS出力信号17が立下ってからR
AS入力信号12が立下るタイミングでRAS出力信号
16およびCAS出力信号17を出力することができ、
CASビフォーRASの信号を生成することができる。
RAS入力信号12とはアンド回路7に入力し、D型フ
リップフロップ5の出力信号23とCAS入力信号14
とはアンド回路8に入力し、アンド回路7の出力のRA
S出力信号16とアンド回路8の出力のCAS出力信号
17は、共にローレベルの信号となってDRAMに対し
て出力される。このとき、RAS入力信号12よりも速
い周期のクロック信号13をD型フリップフロップ5に
入力しておくと、CAS出力信号17が立下ってからR
AS入力信号12が立下るタイミングでRAS出力信号
16およびCAS出力信号17を出力することができ、
CASビフォーRASの信号を生成することができる。
【0016】以上のように、外部のリフレッシュ制御部
がセルフリフレッシュ動作を許可するためのトリガパル
ス信号11を出力してから、DRAMの品種に応じて指
定されている一定時間内に当該DRAMの全てのアドレ
スに対して集中的にリフレッシュ動作を行い、その後C
ASビフォーRASのシーケンスとなるRAS出力信号
16およびCAS出力信号17をローレベルで出力し、
その状態を一定時間以上継続させることにより、当該D
RAMをセルフリフレッシュモードに移行させることが
できる。
がセルフリフレッシュ動作を許可するためのトリガパル
ス信号11を出力してから、DRAMの品種に応じて指
定されている一定時間内に当該DRAMの全てのアドレ
スに対して集中的にリフレッシュ動作を行い、その後C
ASビフォーRASのシーケンスとなるRAS出力信号
16およびCAS出力信号17をローレベルで出力し、
その状態を一定時間以上継続させることにより、当該D
RAMをセルフリフレッシュモードに移行させることが
できる。
【0017】図3は本発明の第二の実施例を示すブロッ
ク図である。
ク図である。
【0018】図1の実施例は、本発明を1CASタイプ
のDRAMに対して適用した例であるが、図3の実施例
は、本発明を2CASタイプのDRAMに対して適用し
たものである。
のDRAMに対して適用した例であるが、図3の実施例
は、本発明を2CASタイプのDRAMに対して適用し
たものである。
【0019】本発明を2CASタイプのDRAMに対し
て適用するときは、図3に示すように、CAS出力信号
を出力するため、最終段のD型フリップフロップ5aと
アンド回路8a(入力信号は出力信号23aおよびCA
S入力信号14a)の組とD型フリップフロップ5bお
よびアンド回路8b(入力信号は出力信号23bおよび
CAS入力信号14b)の組との2組を並列に設け、2
個のCAS出力信号17aおよび17bを出力させる。
て適用するときは、図3に示すように、CAS出力信号
を出力するため、最終段のD型フリップフロップ5aと
アンド回路8a(入力信号は出力信号23aおよびCA
S入力信号14a)の組とD型フリップフロップ5bお
よびアンド回路8b(入力信号は出力信号23bおよび
CAS入力信号14b)の組との2組を並列に設け、2
個のCAS出力信号17aおよび17bを出力させる。
【0020】
【発明の効果】以上説明したように、本発明のセルフリ
フレッシュ移行回路は、外部から入力するトリガパルス
信号によって一定時間のパルス信号を出力するパルス幅
設定回路と、パルス幅設定回路からのパルス信号の出力
時間内にDRAMの全てのアドレスに対してリフレッシ
ュ動作を行うリフレッシュ回路と、リフレッシュ回路に
よるリフレッシュ動作の後に外部から入力するクロック
信号およびローアドレスストローブ信号によってCAS
ビフォーRASシーケンスの信号を生成してセルフリフ
レッシュモードに移行させるセルフリフレッシュモード
移行回路とを備えることにより、自動的にDRAMをセ
ルフリフレッシュモードに移行させることができるとい
う効果がある。
フレッシュ移行回路は、外部から入力するトリガパルス
信号によって一定時間のパルス信号を出力するパルス幅
設定回路と、パルス幅設定回路からのパルス信号の出力
時間内にDRAMの全てのアドレスに対してリフレッシ
ュ動作を行うリフレッシュ回路と、リフレッシュ回路に
よるリフレッシュ動作の後に外部から入力するクロック
信号およびローアドレスストローブ信号によってCAS
ビフォーRASシーケンスの信号を生成してセルフリフ
レッシュモードに移行させるセルフリフレッシュモード
移行回路とを備えることにより、自動的にDRAMをセ
ルフリフレッシュモードに移行させることができるとい
う効果がある。
【図1】本発明の第一の実施例を示すブロック図であ
る。
る。
【図2】図1の実施例の各部の信号の波形を示す波形図
である。
である。
【図3】本発明の第二の実施例を示すブロック図であ
る。
る。
1 パルス幅設定回路 2・3・4 フリップフロップ回路(D型フリップフ
ロップ) 5・5a・5b フリップフロップ回路(D型フリッ
プフロップ) 6 反転回路 7・8・8a・8b アンド回路 11 トリガパルス信号 12 RAS入力信号 13 クロック信号 14・14a・14b CAS入力信号 15 リセット信号 16 RAS出力信号 17・17a・17b CAS出力信号 18・19・20・21・22・23・23a・23b
出力信号
ロップ) 5・5a・5b フリップフロップ回路(D型フリッ
プフロップ) 6 反転回路 7・8・8a・8b アンド回路 11 トリガパルス信号 12 RAS入力信号 13 クロック信号 14・14a・14b CAS入力信号 15 リセット信号 16 RAS出力信号 17・17a・17b CAS出力信号 18・19・20・21・22・23・23a・23b
出力信号
Claims (2)
- 【請求項1】 外部から入力するトリガパルス信号によ
って一定時間のパルス信号を出力するパルス幅設定回路
と、前記パルス幅設定回路からの前記パルス信号を入力
する第一のフリップフロップ回路と、前記第一のフリッ
プフロップ回路の出力信号とRAS入力信号とを入力す
る第二のフリップフロップ回路と、前記第二のフリップ
フロップ回路の出力信号と前記RAS入力信号を反転し
た信号とを入力する第三のフリップフロップ回路と、前
記第三のフリップフロップ回路の出力信号と前記RAS
入力信号とを入力してRAS出力信号を出力する第一の
アンド回路と、前記第二のフリップフロップ回路の出力
信号とクロック信号とを入力する1個の第四のフリップ
フロップ回路と、前記第四のフリップフロップ回路の出
力信号とCAS入力信号とを入力してCAS出力信号を
出力する1個の第二のアンド回路とを備えることを特徴
とするセルフリフレッシュ移行回路。 - 【請求項2】 外部から入力するトリガパルス信号によ
って一定時間のパルス信号を出力するパルス幅設定回路
と、前記パルス幅設定回路からの前記パルス信号を入力
する第一のフリップフロップ回路と、前記第一のフリッ
プフロップ回路の出力信号とRAS入力信号とを入力す
る第二のフリップフロップ回路と、前記第二のフリップ
フロップ回路の出力信号と前記RAS入力信号を反転し
た信号とを入力する第三のフリップフロップ回路と、前
記第三のフリップフロップ回路の出力信号と前記RAS
入力信号とを入力してRAS出力信号を出力する第一の
アンド回路と、前記第二のフリップフロップ回路の出力
信号とクロック信号とを入力する2個の第四のフリップ
フロップ回路と、前記第四のフリップフロップ回路の出
力信号とCAS入力信号とを入力してCAS出力信号を
出力する前記2個の第四のフリップフロップ回路のそれ
ぞれに対応する2個の第二のアンド回路とを備えること
を特徴とするセルフリフレッシュ移行回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7102535A JP2729155B2 (ja) | 1995-04-26 | 1995-04-26 | セルフリフレッシュ移行回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7102535A JP2729155B2 (ja) | 1995-04-26 | 1995-04-26 | セルフリフレッシュ移行回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08297970A true JPH08297970A (ja) | 1996-11-12 |
JP2729155B2 JP2729155B2 (ja) | 1998-03-18 |
Family
ID=14329984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7102535A Expired - Fee Related JP2729155B2 (ja) | 1995-04-26 | 1995-04-26 | セルフリフレッシュ移行回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2729155B2 (ja) |
-
1995
- 1995-04-26 JP JP7102535A patent/JP2729155B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2729155B2 (ja) | 1998-03-18 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971118 |
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