KR920001532Y1 - 채널 출력 제어회로 - Google Patents

Abstract

내용 없음.

Description

채널 출력 제어회로

제 1 도는 본 고안의 블럭도.

제 2 도는 제 1 도중 채널 지정회로(100)의 구체회로도.

제 3 도는 제 1 도중 출력버퍼부(200)의 구체회로도.

제 4 도는 제 2 도중 채널구동부(120-160)의 동작파형도.

제 5 도는 채널이 3개인 본 고안의 일실시예의 동작파형도.

제 6 도는 종래의 블럭도.

* 도면의 주요부분에 대한 부호의 설명

100 : 채널 지정회로 110 : 동기신호 발생부

120-160 : 채널구동부 200 : 출력버퍼부

210-250 : 삼상태 버퍼 300(310-350) : 데이타 발생부

400 : 데이타 제어회로 500 : 출력회로

600 : 시분할 출력 제어회로 GA1-GAn-1 : 앤드게이트

GO1-GOn-1 : 오아게이트

본 고안은 다수개의 채널이 동시에 재생되는 전자악기에 있어서, 출력 제어회로에 관한 것으로, 특히 2개 이상의 채널신호가 중복되지 않고 순차적으로 출력될 수 있도록 하는 채널 출력 제어회로에 관한 것이다.

일반적으로 다수개의 채널이 동시에 재생 가능한 전자악기의 경우 종래에는 출력 형식으로 시분할 방식을 채택 하였으므로 클럭의 상태와는 무관하였다.

즉, 제 6 도와 같이 데이타 제어회로(400)로 부터 발생되는 데이타를 입력한 출력회로(500)가 시분할 출력 제어회로(600)의 제어상태에 따라 출력신호를 시분할하여 발생토록 하였다.

그러나 상기와 같이 일단 시분할 방법이 고정되고 나면 더이상 새로운 채널을 부가시키는 것이 불가능하였으므로 시스템의 가변성이 없는 단점이 있었다.

따라서 본 고안의 목적은 중복 없이 우선순위에 입각하여 출력되며 새로운 채널의 부가가 가능한 채널 출력 제어회로를 제공함에 있다.

이하 본 고안을 첨부한 도면을 참조하여 설명한다.

제 1 도는 본 고안의 블럭도로써, 각 채널클럭(CCK1-CCKn)상태에 따라 출력데이타(DI1-DIn)를 발생하는 다수개의 블럭(310-350)으로 이루어진 데이타 발생부(300)와, 상기 데이타 발생부(300)로 부터 인가되는 각 채널클럭(CCK1-CCKn)상태에 따라 마스터 클럭의 제어를 받아 우선순위에 입각하여 순차적으로 해당 채널의 출력제어신호(Puot1-Poutn)를 발생하는 채널 지정회로(100)와, 상기 출력 제어신호(Puot1-Poutn) 발생 상태에 따라 상기 출력데이타(DI1-DIn)를 선택적으로 출력하는 출력버퍼부(200)으로 구성된다.

제 2 도는 제 1 도중 출력 제어부(100)의 구체회로도로써, 마스터 클럭을 입력하여 일정주기의 동기신호(SCK)를 발생하는 동기 클럭발생부(110)와, 상기 동기 클럭 입력단자(SCR)와 제1 및 제2우선순위 제어입력단자(PRI,PRI1) 및 채널 클럭 입력단자(CCK) 및 하나의 우선순위 제어 출력단자(PRO) 및 출력 제어신호 발생단자(Pout)를 갖고 상기 각 단자의 상태에 따라 출력 제어신호를 발생하는 n개의 채널구동부(120-160)와, 상위 채널의 우선순위 제어출력을 논리곱하여 하위 채널의 제1우선순위 제어 입력단을 제어하는 n-1개의 앤드게이트(GA1-GAn-1)와, 상기 채널의 출력 제어신호를 논리합하여 하위 채널으 제 2 우선순위 제어입력단을 제어하는 우선 순위 제어용 n-1개의 오아게이트(GO1-GON-1)로 구성된다.

제 3 도는 제 1 도중 출력버퍼부(200)의 구체회로도로써, 각각 채널 지정회로(100)로 부터 발생되는 출력 제어신호(Pout1-Poutn)의 상태에 따라 데이타 발생부(300)로 부터 각각 입력되는 출력데이타(DI-DIn)를 선택적으로 출력하는 N개의 삼상태버퍼(210-250)로 구성된다.

제 4 도는 채널구동부의 동작 파형도로써, 4a)는 채널클럭(CLK)이고, 4b)는 동기클럭(SCK)이며, 4c)는 채널 드라이버의 제1우선순위 제어 입력단자(PRI)신호 파형이고, 4d)는 채널 드라이버의 제2우선순위 제어 입력단자(PRI1)신호 파형이며, 4e)는 채널 드라이버의 우선순위 제어 출력단자(PRO)신호 파형이고, 4f)는 채널 지정회로(100)로 부터 발생되는 출력 제어신호(Pout)이다.

제 5 도는 본 발명의 일실시예에 따른 동작 파형도로써, 5a)는 제1채널 클럭(CCK1)이고, 5b)는 제2채널클럭(CCK2)이며, 5c)는 제3채널클럭(CCK3)이고, 5d)는 동기클럭(SCK)이며, 5e)는 제1채널 드라이버의 우선순위 출력파형이고, 5f)는 제2채널 드라이버의 우선순위 출력 파형이며, 5g)는 제3채널 드라이버의 우선순위 출력 파형이고, 5h)는 제3채널 출력 제어파형이며, 5i)는 제2채널 출력 제어파형이고, 5j)는 제3채널 출력 제어파형이다.

상술한 구성에 의거 본 고안을 상세히 설명한다.

제 1 도에서 데이타 발생부(300)는 통상의 디지탈 데이타 발생부로서 동일한 구성 및 기능을 갖는 n개의 단위 블럭으로 이루어져 있으며 각 블럭마다 해당 채널클럭(CCK-CCKn)이 상승에지로 바뀔때 마다 출력데이타(DI1-DIn)가 바뀌게 된다.

한편 채널 지정회로(100)는 제 2 도에 도시된 바와같이 동기 클럭발생부(110)와 n개의 채널 드라이버(120-160) 및 각각 n-1개의 앤드게이트와 오아게이트로 구성되어 출력 제어신호를 발생하게 되는데 이때 상기 각 부의 동작은 하기와 같은 이루어진다.

먼저 동기 클럭발생부(110)는 마스터 클럭을 소정 분주하여 일정주기의 동기 클럭신호(Synchro Clock ; SCK)를 발생하고 각각의 채널 드라이버(120-160)에 공급한다. 그러므로 상기 동기 클럭신호(이하 SCK라함)에 의해 채널 지정회로(100)의 전체 동기가 이루어지게 되는 것이다.

상기 각 채널 드라이버는 상기 데이타 발생부(300)로 부터 해당 채널클력을 입력하는 외부 입력단자(Channel Clock : 이하 CCK라함)와 세개의 내부 입력단자(Priority Input : 이하 PRI라함, Priority Input1 : 이하 PRI1이라함, Synchro Clock Iinput : 이하 SCKI라함) 및 내부 출력단자(Priority Output : 이하 PRO라함)와 내, 외부 출력단자(이하Pout라함(를 갖게 되는데 제 4 도에 도시된 바와같이(4c)의 PRI는 하이상태이고, (4d)의 PRI1은 로우상태이며, (4b)의 SCK가 일정주기로 계속인가 된다고 가정할시 (4a)와 같이 CCK가 "하이" 상태로 되면 하이상태가 된 다음의 SCK의 첫번째 상승에지에서 PRO가 "로우" 상태로 되고 그 다음의 SCK의 하강에지에서 Pout이 하이상태로 되고 그 다음의 SCK의 두번째 하강에지에서 Pout이 로우상태로 되며, 그 다음 SCK의 상승에지에서 PRO가 "하이" 상태로 된다.

즉 CCK가 하이상태로 되면 (4e) 및 (4f)와 같이 SCK의 3주기분의 시간만큼 PRO가 로우상태를 유지하고 그 구간내에서 SCK의 2주기분의 시간만큼 Pout이 하이상태로 된다.

그러므로 상기한 채널 드라이버 동작에 의거 제 2 도의 채널 지정회로(100) 동작을 상세히 설명하면, 제1채널 드라이버(120)의 PRO단자 출력(PRO1)이 채널 2드라이버(130)의 PRI단자로 인가됨과 동시에 상기 채널 2드라이버(130)의 PRO단자출력(PRO2)을 한 입력으로 하는 앤드게이트(GA1)의 타 입력단으로 인가되고 상기 앤드게이트(GA1)출력이 제3채널 드라이버(140)의 PRI단을 제어한다. 뿐만 아니라 상기 채널 1드라이버(120)의 Pout 출력이 상기 채널 2드라이버(130)의 PRI1단자로 인가됨과 동시에 상기 제2채널 드라이버(130)의 Pout 출력(Pout2)을 한 입력으로 하는 오아게이트(GO1)의 타 입력단으로 인가되며 상기 오아게이트(GO1)출력이 제3채널 드라이버(140)의 PRI입력단을 제어한다.

상기와 같이 n개의 채널 드라이버에 대하여 상위 드라이버가 하위 드라이버의 출력을 제어할 수 있도록 한다.

그래서 만약 상기 데이타 발생부(300)의 각 블럭(310-350)이 동시에 출력 데이타를 발생하지 않는 한은 최종 출력단자(DO)에서는 그때 그때 상기 데이타 발생부(300)의 출력(DI1-DIn)을 각 채널 클럭 발생상태에 맞게 즉시 출력할 수 있게된다. 또한 각 채널클럭(CCK1-CCKn)이 모두 동시에 "하이" 상태로 되더라도 상위 드라이버가 먼저 출력을 발생하고난 다음 하위 드라이버의 출력이 발생 가능한 상태로 되어 다수의 채널의 동시에 출력되는 현상을 막을 수 있게된다.

그러므로 채널 드라이버가 3개인 경우를 예로들면 제 5 도에 도시된 바와같이 채널1 및 채널 2클럭이 동시에 하이상태로 되어도 우선순위에 입각하여 채널 1클럭에 의해 출력(Pout1)이 발생하고 난 다음 채널 2클럭에 의한 출력(Pout2)가 발생되어지고 마지막으로 채널 3클럭에 의한 채널 3드라이버 출력(Pout3)이 발생되게 된다.

상술한 바와같이 구성 및 동작토록 하므로써 출력데이타가 중복됨이 없이 우선순위 지정에 의해 순서적으로 출력될 수 있는 이점이 있으며, 채널수가 증가할 경우에도 증가되는 채널수 만큼 동일기능의 회로를 첨가해 줄수 있어 채널 확장에 따른 회로 변경이 간편할 뿐만 아니라 시스템의 가변성이 높아지는 이점이 있다.

Claims (1)

1. 다수의 채널이 동시에 재생 가능한 전자악기에 있어서, 각 채널클력(CCK) 상태에 따라 출력데이타를 발생하는 다수개의 블럭으로 이루어진 데이타 발생부(300)와, 마스터 클럭의 제어를 받아 일정주기의 동기클럭을 발생하며 상기 동기클럭신호의 제어를 받아 상기 데이타 발생부(300)로 부터 인가되는 다수의 채널상태에 따라 각 채널에 해당하는 출력 제어신호를 우선순위에 입각하여 순차적으로 발생하는 채널 지정회로(100)와, 상기 출력 제어신호 발생상태에 따라 상기 데이타 발생부(300) 출력데이타를 선택적으로 출력하는 출력버퍼부(200)로 구성됨을 특징으로 하는 회로.