JPH02108142A - プロセッサアクセスウェイト制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 プロセッサのアクセス対象に対するアクセス完了通知を
ウェイトさせ、その動作サイクルをアクセス対象の要処
理時間に対応して調整するプロセッサアクセスウェイト
制御回路に関し、アクセスウェイト時間制御をプログラ
ムで処理可能にすることにより、アクセス対象の拡張や
要処理時間の変更等に柔軟に対応してシステムの処理の
最適化を容易にすることを目的とし、プロセッサのアク
セス対象に対するアクセス完了通知をアクセス対象の要
処理時間に対してウェイト制御するプロセッサアクセス
ウェイト制御回路において、アクセス対象の処理時間を
最適化すべくその要処理時間に対応して設定された最適
ウェイト時間をリード／ライト可能に格納する手段と、
該手段よりアクセス対象の最適ウェイト時間を求め、プ
ロセッサに対するアクセス完了通知を前記最適ウェイト
時間だけウェ、イトさせる手段を設けるように構成する
。

〔産業上の利用分野〕

本発明は、プロセッサのアクセス対象に対するアクセス
完了通知をアクセス対象の要処理時間に対応してウェイ
トさせ、プロセッサの動作サイクルをアクセス対象の要
処理時間に対応して調整するプロセ・ノサアクセスウェ
イト制御回路に関する。

〔従来の技術〕

プロセッサの処理時間が高速であるのに対し、それに接
続されるメモリや入出力デバイス等のアクセス対象にお
ける要処理時間はプロセッサよりも一般に遅いので、両
者の処理時間差を調整することが必要である。その調整
方式の一つとして、プロセッサから指示されたアクセス
対象に対するアクセス完了通知を、アクセス対象の要処
理時間に対応してウェイトさせる方式がある。

次に、第３図を参照して従来のプロセッサのアクセスウ
ェイト制御方式について説明する。

第３図において、２１はプロセッサ（以下、ＭＰＵで示
す）、２２はアドレスデコーダ、２３はアドレスを所定
時間だけウェイトさせるウェイト制御回路、２４及び２
５はＯＲ回路、２６Ａ〜２６ＮはＡＮＤ回路、２７はシ
ステムのタイミングクロックを発生するシステムクロッ
ク発生回路、２８はＭＰＵ２１とアドレスデコーダを接
続するアドレスバスである。このアドレスバス２８には
、メモリ、レジスタ、入出力デバイス等のアクセス対象
をセレクトする選択アドレスが送出される。

この構成において、ＭＰＵ２１から送出された選択アド
レスは、アドレスバス２８を経由してアドレスデコーダ
２２に送られる。アドレスデコーダ２２は入力されたア
ドレスをデコードして、アクセス対象Ａ−Ｎ（図示せず
）を選択するＡセレクト信号〜Ｎセレクト信号のいずれ
か（例えばＡセレクト信号とする）を発生し、ＯＲ回路
２４を通ってウェイト制御回路２３に送る。

ウェイト制御回路２３は、１段又は複数段のフリップフ
ロップ回路を直列して構成され、入力されたＡセレクト
信号を所定時間（Ｗ　Ｔ　Ａとする）だけウェイトさせ
て、ＡＮＤ回路２６に加える。

このウェイト時間ＷＴＡは、アクセス対象の装置Ａの要
処理時間よりもＭＰＵ２１の実際の動作サイクル時間が
長くなるように設定される（この点については、後で更
に説明する）。ＡＮＤ回路２６の一方にはアドレスデコ
ーダ２２から直接にＡセレクト信号が加えられ、これに
より、ＡＮＤ回路２６の出力側からはＷＴＡ時間だけ遅
延されたＡセレクト信号が発生される。

遅延されたＡセレクト信号は図示しない装置Ａに送られ
、装置Ａをセレクトしてそれをイネーブルにする。イネ
ーブルになった装置Ａに対して、ＭＰＵ２１はアドレス
及びデコーダを送って所望する処理を行う。

一方、ＡＮＤ回路２６の発生する遅延されたＡセレクト
信号は、アクセス完了信号となってＭＰＵ２１に返送さ
れる。ＭＰＵ２１は、このアクセス完了信号を受けると
選択アドレス及び装置Ａに対する処理データ等の転送を
終了し、次の動作サイクルに移り、次の動作におけるア
クセス対象をセレクトする選択アドレスを送出する。

以下前述の動作が繰り返えされ、ＡＮＤ回路２６からは
、次の動作サイクルにおける遅延されたセレクト信号が
発生されて所定のアクセス対象に送られてこれをイネー
ブルにする。同時に、この遅延されたセレクト信号がア
クセス完了信号としてＭＰＵ２１に送られ、これを受け
てＭＰＵ２１は、更に次の動作サイクルを開始する。

ウェイト制御回路２３のウェイト時間ＷＴは、前述のよ
うに各アクセス対象Ａ−Ｈの要処理時間よりもＭＰＵ２
１の実際動作サイクル時間が長くなるように設定されて
いる。したがって、プロセッサ２１の実際の動作サイク
ルはアクセス対象の要処理時間に適合するように調整さ
れるので、各アクセス対象Ａ−Ｎは、その動作サイクル
内で所定の処理を正常に終了することができる。

なお、各アクセス対象の要処理時間がアクセス対象の種
類によって異なる場合は、各種類のアクセス対象毎にウ
ェイト設定回路２３．ＯＲ回路２４及びＡＮＤ回路２６
Ａ〜２６Ｎに対応する各回路が並列に設けられる。

〔発明が解決しようとする課題〕

従来のプロセッサアクセスウェイト制御方式は、前述の
ようにアクセス対象の要処理時間に対応した所定のウェ
イト時間を持った専用のウェイト制御回路を設けてアク
セス完了通知を所定ウェイト時間だけウェイトさせるこ
とにより、プロセ・ノサの実際の動作サイクルがアクセ
ス対象の要処理時間に適合するように調整していた。

しかしながら、従来のプロセッサアクセスウェイト制御
方式では、ウェイト制御回路のウェイト時間が固定され
ているので、その後はアクセスのウェイト時間を任意に
調整することができないとうい問題があった。このため
、アクセス対象の要処理時間に変更があってもそれに柔
軟に対応することができず、システムの処理の最適化が
図れなくなるという問題があった。更に、アクセス対象
のアドレス領域を拡張する場合は、ウェイト制御回路及
びそれに関係するゲート回路等のハードウェアを追加す
る必要があるため、ハードウェアの実用スペースが増大
するという問題があった。

本発明は、プロセッサのアクセスウェイト時間制御をプ
ログラムで処理することにより、ハードウェアの付加や
変更を必要とすることなくアクセスウェイト時間を任意
に調整することができ、アクセス対象の要処理時間の変
更に柔軟に対応してシステムの処理の最適化を容易にし
、アクセス対象のアドレス領域の拡張にも柔軟に対応で
きるように改良したプロセッサアクセスウェイト制御回
路を提供することを目的とする。

〔課題を解決するための手段〕

前述の課題を解決するために、本発明の採用した手段を
、第１図を参照して説明する。第１図は、本発明の基本
構成をブロック図で示したものである。

第１図において、１１はプロセッサ（ＭＰＵで示す）で
、図示しないメモリ、レジスタ、入出力デバイス等のア
クセス対象にアクセスして所望の処理を行う。

１２はウェイト時間設定手段で、アクセス対象における
処理時間を最適化すべく各アクセス対象の要処理時間に
対応して設定された最適ウェイト時間が、各アクセス対
象毎にリード・ライト可能に格納される。

１３はアクセスウェイト制御手段で、プロセッサ１１の
アクセス対象に設定された最適ウェイト時間をウェイト
時間設定手段１２より求め、プロセッサ１１に通知する
アクセス完了通知を前記最適ウェイト時間だけウェイト
させる制御を行う。

〔作　用〕

ウェイト時間設定手段には、動作開始前に初期化処理に
より各アクセス対象に対応する最適ウェイト時間がリー
ド・ライト可能に格納される。この最適ウェイト時間は
、アクセス対象における処理時間すなわちプロセッサ１
１の実際の動作サイクルにおいてアクセス対象の正常な
要処理時間からみて最適となるように設定される。

ＭＰＵ１１より所望アクセス対象（以下、装置Ａする）
をセレクトする選択アドレスをアクセスウェイト制御手
段１３に送る。

アクセスウェイト制御手段１３はこの選択アドレスより
アクセス対象の装置Ａを検出し、装置Ａに対する最適ウ
ェイト時間（ＷＴＡとする）をウェイト時間設定手段１
２より求め、プロセッサ１１に対するアクセス完了通知
を、この最適ウェイト時間ＷＴＡだけウェイトさせた後
に送出する。

一方アクセスウェイト制御手段１３はアクセス対象の装
置Ａを検出すると、装置Ａのセレクト信号（Ａセレクト
信号で示す）を発生して、図示しない装置Ａに送ってこ
れをセレクトする。ＭＰＵ１１は、セレクトされた装置
Ａにアクセスして所望の処理を行う。

次いでＭＰＵＩＩは、アクセスウェイト制御手段１より
アクセス完了通知を受けると、装置Ａに対する選択アド
レスや処理データ（図示せず）等の転送を終了し、次の
動作サイクルに移って、次の動作におけるアクセス対象
をセレクトする選択アドレスを送出する。

以下前述の動作が各動作サイクル毎に繰り返され、これ
によりＭＰＵＩＩの実際の動作サイクル時間は、各アク
セス対象の処理時間が最適の処理時間になる最適の動作
サイクル時間となるように調整される。したがって、各
アクセス対象は、その動作サイクル内で所定の処理を正
常に終了することができる。

もし、アクセス対象の要処理時間に変更が生じた場合は
、それに対応する填適ウェイト時間をウェイト時間設定
手段１２に初期化することにより、容易に変更のあった
アクセス対象の処理時間及び動作サイクルを最適化する
ことができる。

また、アクセス対象が拡張した場合も、拡張されたアク
セス対象に対する最適ウェイト時間をウェイト時間設定
手段１２に格納することにより、他のハードウェアの付
加や変更を必要とすることなく、アクセス対象を容易に
拡張し、その処理時間を最適化することができる。

以上のように、プロセッサのアクセスウェイト時間制御
をプログラムで処理できるようにしたので、ハードウェ
アの付加や変更を必要とすることなく、各アクセス対象
装置に対するアクセスウェイト時間及びプロセッサの実
際の動作サイクルを任意かつ容易に調整することができ
る。

これにより、アクセス対象装置の要処理時間に変更が生
じても、それに対する最適のアクセスウェイト時間及び
プロセッサの実際の動作サイクルを設定して、システム
の処理の最適化を容易に行うことができる。

また、アクセス対象装置のアドレス領域が拡張された場
合にも、ハードウェアの付加や変更を必要とすることな
く、拡張されたアクセス対象装置に対する最適のウェイ
ト時間を設定してプロセッサの実際の動作サイクルを調
整し、システムの処理の最適化を容易に行うことができ
る。

〔実施例〕

本発明の実施例を、第３図を参照して説明する。

第３図は、本発明の一実施例の構成をブロック図で示し
たものである。

（Ａ）実施例の構成 第２図において、プロセッサ（ＭＰＵ）１１゜ウェイト
時間設定手段１２及びアクセスウェイト制御手段１３に
ついては、第１図で説明したとおりである。１４は各種
のアドレスが転送されるアドレスバス、１５は各種のデ
ータが転送されるデータバスである。

ウェイト時間設定手段１２において、１２１はウェイト
時間設定テーブルで、アクセス対象における処理時間を
最適化する最適ウェイト時間が、要処理時間を共通にす
る同一種類のアクセス対象（例えば、同一種類のレジス
タ、メモリ、入出力デバイス等）の各ブロックＢＬ、〜
ＢＬＩＩ毎に格納される。アドレスＷＣ＋、〜ＷＣ１の
各領域には要処理時間を共通にする各アクセス対象ブロ
ックＢＬＯ−ＢＬ、の最適ウェイト時間ＷＴ０〜ＷＴ、
が格納される。なお、この実施例では、ウェイト時間Ｗ
　Ｔ　ｏ〜ＷＴ、とじて、ウェイト時間をカウントする
後述のカウンタに設定するカウント値ＣＮ、〜ＣＮ、が
設定されるものとする。

アクセスウェイト制御手段Ｉ３において、工３１はアド
レス空間設定テーブルで、各アクセス対象ブロックＢＬ
ｏ〜ＢＬ、のアドレス空間ＡＳ。

〜ＡＳ、の領域情報が格納される。Ａ　Ｒｏ〜ＡＲ１は
、各アドレス空間ＡＳ、〜ＡＳ、の領域情報を格納する
領域のアドレスである。例えば、アドレスＡＲ，の領域
にはアドレス空間Ａ　Ｓ　ｏの領域情報としてレジスタ
領域情報が格納され、ＡＲ。

領域にはアドレス空間ＡＳ、０）領域情報としてメモリ
領域情報が格納され、ＡＲ１領域にはアドレス空間ＡＳ
、の領域情報として入出力デバイスの領域情報が格納さ
れる。各アドレス空間ＡＳ、〜ＡＳ、の領域情報として
、領域の先頭アドレスと最終アドレスが使用される。

１３２はダウンカウンタ形のカウンタで、指示されたウ
ェイト時間（ＷＴＯ〜ＷＴ、　）に対応するカウント値
（ＣＮ　ｏ〜ＣＮ、）をカウントしたときに、アクセス
完了信号（以下、ＡＦＳで示す）を発生してＭＰＵＩＩ
に返送する。

１３３はアクセスウェイトコントローラ（以下ＡＷＣＮ
ＴＬで示す）で、ウェイト時間設定テーブル１２１及び
アドレス空間設定テーブル１３１の設定処理、アクセス
対象に対応する最適ウェイト時間の検出処理、カウンタ
１３２の制御等、アクセスウェイト制御手段１３内の各
部及び全体の動作を制御する。Ｃ８０〜Ｃ８ｌ、ｌは、
アクセス対象ブロックＢ　Ｌ　ｏ〜ＢＬ、のアドレス空
間ＡＳ。

〜ＡＳあの領域を選択する領域セレクト信号である。

領域セレクト信号ＣＳ　ｏ〜Ｃ８，とウェイト時間テー
ブル１２１の領域アドレスＷＣＯ〜ＷＣ１は対応関係が
あり、ウェイト時間設定手段１２は、各領域セレクト信
号ＣＳ、〜ＣＳ、より対応するウェイト時間テーブル１
２１上の領域アドレスＷＣ０〜ＷＣ，をデコードする。

。 （Ｂ）実施例の動作 ＭＰＵＩＩは、初期化処理を行って、ウェイト時間設定
テーブル１２１及びアドレス空間設定テーブル１３１に
所定の情報を格納する。

ウェイト時間設定テーブル１２１を初期化する場合、ア
ドレスバス１４よりアドレスＷＣ０〜ＷＣ１を順番に送
出し、これに同期してデータバスより対応する最適ウェ
イト時間ＷＴ、〜ＷＴイをＡＷＣＮＴＬ　１３３に送出
する。なお、最適ウェイト時間ＷＴ、〜ＷＴ、は、予め
実験や計算等により求められているものである。

ＡＷＣＮＴＬ　１３３は、データバス１５より入力され
た各最適ウェイト時間ＷＴ、〜ＷＴいの情報（カウント
値ＣＮ、〜ＣＮ５）を、アドレスバス１４より入力され
たアドレスＷＣ０〜ＷＣｍの指定するウェイト時間テー
ブル１２１上の各領域に順次格納する。

アドレス空間設定テーブル１３１を初期化する場合は、
同様に、アドレスバス１４よりアドレスＡ　Ｒｏ〜ＡＲ
，を送出し、データバス１５に対応するアドレス空間Ａ
　Ｓ　ｏ〜ＡＳ、の領域情報をＡＷＣＮＴＬ　１３３に
送出する。

ＡＷＣＮＴＬ　１３３は、データバス１５より入力され
た各アドレス空間Ａ　Ｓ　ｏ〜ＡＳ、の領域情報を、ア
ドレスバス１４より入力されたアドレスＡ　Ｒｏ〜ＡＲ
，の指定するアドレス空間設定テーブル１３１上の各領
域に順次格納する。

ウェイト時間設定テーブル１２１とアドレス空間設定テ
ーブル１３１の初期化処理が終了すると、ＭＰＵＩＩは
、所望するアクセス対象（装置Ａとする）に対する処理
を行うために、装置Ａを選択する選択アドレスをアドレ
スバス１４に送出する。

なお、装置Ａはアクセス対象ブロックＢＬ、（レジスタ
）に属し、したがってそのアドレスは、アドレス空間Ａ
Ｓ（＋の領域内にあるとする。

ＡＷＣＮＴＬ　１３３は、アドレス１４より選択アドレ
スを受けると、これをデコードして装置Ａの属するアク
セス対象ブロックＢＬ、のアドレス空間ＡＳＯの領域を
セレクトする領域セレクト信号Ｃ５６を発生し、図示し
ないアドレス空間Ａｓ。の領域をセレクトする。装置Ａ
がレジスタの場合は、アドレス空間ＡＳＯは一つのチッ
プ上に形成されるので、領域セレクト信号Ｃ３０は、チ
ップセレクト信号として機能する。装置Ａがセレクトさ
れると、ＭＰＵＩＩはこれにアクセスして所望の処理を
行う。

次いでＡＷＣＮＴＬ　１３３は、アドレスＡＲ。

〜ＡＲＩＩによりアドレス空間設定テーブル１３１の各
領域を順番にサーチし、取り出された各アドレス空間の
領域情報と選択アドレスを順番に比較して、選択アドレ
スがアドレス空間ＡＳ、の領域内にあることを検出する
。

一方、領域セレクト信号Ｃ８０は、最適ウェイト時間を
ウェイト時間テーブル１２１より取り出すアドレス信号
として、ウェイト時間設定手段１２にも送られる。ウェ
イト時間設定手段１２は、領域セレクト信号ＣＳ　ｏよ
り対応するウェイト時間テーブル１２１上の領域アドレ
スＷＣ０をデコードし、アドレスＷＣ０にある最適ウェ
イト時間ＷＴ、（すなわちＣＮｏ）をウェイト時間テー
プル１２１より取り出し、カウンタ１３２にセットする
。

カウンタ１３２は、入力されたウェイト時間ＷＴ０に対
応するカウント値ＣＮ　ｏをダウンカウントし、ＣＮ、
をカウントしたときにアクセス完了信号ＡＦＳを発生し
てＭＰＵＩＩに送る。

ＭＰＵＩＩは、このアクセス完了信号ＡＦＳを受けると
、装置Ａに対する選択アドレスや処理データの転送を終
了し、次の動作サイクルに移り、次の動作におけるアク
セス対象をセレクトする選択アドレスを送出する。

以下前述の動作が各動作サイクル毎に繰り返され、各ア
クセス対象における処理が最適処理時で行われるように
、ＭＰＵＩＩの実際の動作サイクル時間が調整される。

以上アクセス対象ブロックＢＬＯに属する装置Ａにアク
セスする場合を例にとって説明したが、アクセス対象装
置中に他のアクセス対象ブロックの装置が入っても同様
にしてアクセス対象装置のセレクトが行われる。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効果が得ら
れる。

（１）プロセッサのアクセスウェイト時間制御をプログ
ラムで処理できるようにしたので、ハードウェアの付加
や変更を必要とすることなく、各アクセス対象装置に対
するアクセスウェイト時間及びプロセッサの実際の動作
サイクルを任意かつ容易に調整することができる。

（２）前記（１，）により、アクセス対象装置の要処理
時間に変更が生じても、それに対する最適のアクセスウ
ェイト時間及びプロセッサの実際の動作サイクルを設定
して、システムの処理の最適化を容易に行うことができ
る。

（３）前記（１）により、アクセス対象装置のアドレス
領域が拡張された場合にも、ハードウェアの付加や変更
を必要とすることなく、−拡張されたアクセス対象装置
に対する最適のウェイト時間を設定してプロセッサの実
際の動作サイクルを調整し、システムの処理の最適化を
容易に行うことができる。

【図面の簡単な説明】

第１図は、本発明の基本構成の説明図、第２図は、本発
明の一実施例の構成の説明図、第３図は、従来のプロセ
ッサアクセスウェイト制御方式の説明図である。 １１・・・プロセッサ（ＭＰＵ）　、１２・・・ウェイ
ト時間設定手段、１２１・・・ウェイト時間設定テーブ
ル、１３・・・アクセスウェイト制御手段、１３１・・
・アドレス空間設定テーブル、１３２・・・カウンタ、
１３３・・・アクセスウェイトコントローラ（ＡＷＣＮ
ＴＬ）、１４・・・アドレスバス、１５・・・データバ
ス。

Claims (1)

1. 【特許請求の範囲】 １、プロセッサ（１１）から指示されたアクセス対象に
   対するアクセス完了通知をアクセス対象の要処理時間に
   対応してウェイトさせる制御を行うプロセッサアクセス
   ウェイト制御回路において、 （Ａ）各アクセス対象における処理時間を最適化すべく
   各アクセス対象の要処理時間に対応して設定された最適
   ウェイト時間が、各アクセス対象毎にリード・ライト可
   能に格納されるウェイト時間設定手段（１２）と、 （Ｂ）プロセッサ（１１）のアクセス対象に設定された
   最適ウェイト時間をウェイト時間設定手段（１２）より
   求め、プロセッサ（１１）に通知するアクセス完了通知
   を前記最適ウェイト時間だけウェイトさせるアクセスウ
   ェイト制御手段（１３）、 を設けたことを特徴とするプロセッサアクセスウェイト
   制御回路。