JPH0749780A - 情報処理装置および記憶手段の先読み制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 命令フェッチ以外のアクセスに影響されず
に、かつ、先読みアドレスの不一致や命令フェッチ以外
のアクセスによってウェイトが増加することのない先読
み制御方法を提供する。 【構成】ＣＰＵにより指示されたアクセスアドレスに基
づいて、当該アクセスアドレスのつぎにアクセスすべき
命令のアドレスを、先読みアドレスとして生成してお
く。先読みアドレスと、前記ＣＰＵにより指示された実
際のアクセスアドレスとが一致するか否かを比較する。
前記生成手段により生成された先読みアドレスを、前記
ＣＰＵにより実際のアクセスアドレスが指示されるまえ
に前記記憶手段に対してアクセスアドレスとして指示し
ておく。ＣＰＵにより実際のアクセスアドレスが指示さ
れた場合に、この実際のアクセスアドレスに基づいて前
記記憶手段にアクセスを行う。前記比較の結果、先読み
アドレスと実際のアクセスアドレスとが一致しない場合
に、ＣＰＵに読み出しタイミングを遅らせるように指示
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に係わ
り、特に、ＣＰＵから記憶手段への制御方法に係り、Ｃ
ＰＵの命令フェッチアクセスに対する記憶手段のアクセ
スタイムを減少させ、処理速度を向上させるに有効な記
憶手段の制御方法に関する。

【０００２】

【従来の技術】パーソナルワープロ等の情報処理装置の
処理プログラムはプログラムの規模が大きく、ＦＤ（フ
ロッピーディスク）にプログラムを記憶する場合に、起
動時にＦＤから情報処理装置の記憶装置（主記憶装置）
内に読み込むのに、容量、速度の面で実用的でない。ま
た、ＨＤ（ハードディスク）をプログラムの記憶媒体に
したのでは、価格が高い。その為、安価で大容量のＲＯ
Ｍ（読み出し専用記憶装置）にプログラムを記憶させ、
情報処理装置にＲＯＭを内蔵する。また、一時的なデー
タの処理にはＲＡＭ（読み書き可能記憶装置）を使用し
ている。

【０００３】しかし、プログラムを内蔵するＲＯＭは、
ＲＡＭに比べアクセスタイムが遅い。そこで、装置の処
理速度を上げようとして、ＣＰＵの動作周波数を高くし
ても、ＲＯＭへのアクセスには、多数のアクセスウエイ
トを挿入することになり、期待通り処理速度が向上しな
い。

【０００４】一般的プログラムに於いて、その命令コー
ドは記憶装置内で比較的連続なアドレスに配置され、ア
ドレス順に連続アクセスされる性質（以下、命令フェッ
チの連続性と称す）がある。この性質を利用して、先読
みアドレスとして次命令フェッチアドレスを生成し、実
際の命令フェッチより早い時期から記憶装置にアドレス
を与えることによりアクセスタイムを十分に確保できる
方法がある。これによって、アクセス時間を見かけ上短
縮させている。

【０００５】この方法を採用すると、アドレス順命令コ
ードアクセスが長く連続する程、平均アクセスウエイト
数は減少し、処理速度が向上する。この様な命令フェッ
チアドレスを利用した命令先読み方法は、例えば、特開
昭６２−２０６６３２号公報に示されている。当該従来
技術では、先読みアドレスとして次命令フェッチアドレ
スを生成し、当該先読みアドレスに基づいて先行してデ
ータを読みだしてラッチしておく。ＣＰＵからの実際の
命令フェッチ用アドレスと先読みアドレスとを比較し
て、同一であれば、ラッチしておいたデータを出力し、
不一致であれば、実際の命令フェッチ用アドレスに基づ
いてデータを読みだしている。この場合、先読みアドレ
スの生成は、命令アドレスカウンタにアドレス信号を設
定し、読みだし動作と同時に命令アドレスカウンタをカ
ウントアップすることにより、先読みアドレスを生成し
ている。

【０００６】

【発明が解決しようとする課題】しかし、フェッチした
命令を実行する時、ＲＯＭ／ＲＡＭに記憶されているデ
ータにアクセスすることがある。上記従来技術では、こ
の場合、処理速度が向上しないだけでなく、かえって処
理速度が遅くなることがある。以下、処理速度が遅くな
る場合の例について図１１および図１２を参照して説明
する。図１１に、先読みを行わない場合の通常アクセス
時のタイミングの一例を示す。また、図１１に示すタイ
ミングで動作するシステムにおいて、上記従来技術の命
令先読みを採用した場合のタイミングを図１２に示す。

【０００７】図１１および図１２において、ＣＬＫは、
システムの基本タイミングを与えるクロック信号であ
り、ステータス信号は、ＣＰＵが行うアクセスの種類を
表す信号である。ＣＰＵアドレスは、ＣＰＵが出力する
アドレス信号であり、ＣＰＵデータはＣＰＵが読み込む
ために出力されるデータである。ラッチデータは、先読
みしたデータを保持するために出力される信号である。

【０００８】図１１に示すように、ＣＰＵは、ＣＰＵア
ドレスを出力してからＣＰＵデータを得るまでに、１バ
スサイクルあたり２ウエイトを必要とし（ＣＬＫのタイ
ミングにおいてウエイトしている部分をＴＷとして示
す）、Ｔ４クロック直前のクロックの立ち下がりの時に
データの取り込みを行っている。

【０００９】先読みを行った場合には、図１２に示すよ
うに、バスサイクル１でアクセスが始まり、バスサイク
ル２では先読みの効果のためにノーウエイトアクセスと
なる。バスサイクル３では、データアクセスであるの
で、先読みアドレスを利用することができないので、バ
スサイクル２の最後のタイミングで始まった先読みアク
セスが終了するまで待つことになる。終了後、データア
クセスを始めるために、ウエイト数が４ウエイトに増加
する。バスサイクル４では、バスサイクル２において先
読みしたデータを使用してノーウエイトアクセスとな
り、バスサイクル５では、再びデータアクセスであるの
でバスサイクル３と同じアクセスになり４ウエイトを必
要とする。

【００１０】バスサイクル１からバスサイクル４までを
対象とした場合に挿入するウエイト数の合計は、先読み
をしない場合には８ウエイトであったのに対して、上記
従来技術の先読み方法では６ウエイトに減少する効果が
ある。しかし、バスサイクル１からバスサイクル５まで
を対象とした場合には、挿入するウエイト数の合計は１
０ウエイトとなる。また、他のバスサイクルにおいて、
ＣＰＵアクセスが先読みアドレスではなく、他のアドレ
スであった場合には、先読みしていたデータが無駄にな
りウエイト数はさらに増加する。

【００１１】このように従来技術では、先読みアドレス
と実際の命令フェッチアドレスとが不一致の時や命令フ
ェッチ以外のデータアクセスの時に、既に、開始してい
る先読みアドレスによるメモリアクセスを中断しないの
で、却ってアクセス時間がかかっている。すなわち、先
読みアドレスと実際の命令フェッチアドレスとが不一致
の時には、とりあえず、先読みアドレスによるメモリア
クセスを行った後で、実際の命令フェッチアドレスによ
るメモリアクセスを行うので、それによる待ち時間が発
生する。

【００１２】以上述べたように、上記従来技術において
は、先読みアドレスに基づいてデータを先読みして保持
しておくので、データアクセスがあると先読みによる処
理速度の向上が図れないばかりでなく、かえって処理速
度が遅くなる。

【００１３】本発明の目的は、メモリアクセスの処理時
間を短縮させるメモリの先読み制御方法と、その情報処
理装置とを提供することである。

【００１４】

【課題を解決するための手段】上述した問題を解決する
為、本発明では、命令に従ってデータを処理するＣＰＵ
（中央演算処理装置）と、前記命令および前記データを
記憶する記憶手段とを備え、前記ＣＰＵは、前記命令ア
クセスであるか前記データアクセスであるかを示すステ
ータス情報およびアクセスアドレスを指示して前記記憶
手段にアクセスする情報処理装置において、前記ＣＰＵ
により指示されたアクセスアドレスに基づいて、当該ア
クセスアドレスのつぎにアクセスすべき命令のアドレス
を、先読みアドレスとして生成して出力する生成手段
と、前記生成手段により生成した先読みアドレスと、前
記ＣＰＵにより指示された実際のアクセスアドレスとを
比較する比較手段と、前記生成手段により生成された先
読みアドレスを、前記ＣＰＵにより実際のアクセスアド
レスが指示されるまえに前記記憶手段に対してアクセス
アドレスとして指示し、前記記憶手段へのアクセスは、
前記ＣＰＵにより実際のアクセスアドレスが指示された
ときに、前記ＣＰＵにより指示された実際のアクセスア
ドレスに基づいて行い、前記比較手段における比較の結
果が一致しない場合に、前記ＣＰＵに読み出しタイミン
グを遅らせるように指示することにより前記記憶手段の
アクセス制御を行う制御手段とを有する。

【００１５】前記生成手段により生成された先読みアド
レスと、前記ＣＰＵにより指示された実際のアクセスア
ドレスとのうちいずれかを選択してアクセスアドレスと
して出力する選択手段をさらに備え、前記制御手段は、
前記記憶手段のアクセス制御を行うために、前記選択手
段に対して選択制御をするための選択情報を出力するこ
とができる。

【００１６】前記ステータス情報に基づいて、前記ＣＰ
Ｕの記憶手段へのアクセスが前記命令アクセスであるか
前記データアクセスであるかを判別する判別手段をさら
に有し、前記生成手段は、当該生成手段が生成した先読
みアドレスを保持する保持手段を備え、前記保持手段
は、前記判別手段により前記命令アクセスであると判別
した場合に、前記先読みアドレスを更新し、前記判別手
段により前記データアクセスであると判別した場合に、
前記先読みアドレスを更新しないように保持するように
してもよい。

【００１７】前記生成手段は、前記ＣＰＵにより指示さ
れたアクセスアドレスを予め定めた単位数増加または減
少させることにより先読みアドレスを生成することがで
きる。 また、命令に従ってデータを処理するＣＰＵ
（中央演算処理装置）と、前記命令および前記データを
記憶する記憶手段とを備え、前記ＣＰＵは、前記命令ア
クセスであるか前記データアクセスであるかを示すステ
ータス情報およびアクセスアドレスを指示して前記記憶
手段にアクセスする情報処理装置における記憶手段の先
読み制御方法であって、前記ＣＰＵにより指示されたア
クセスアドレスに基づいて、当該アクセスアドレスのつ
ぎにアクセスすべき命令のアドレスを、先読みアドレス
として生成し、前記生成した先読みアドレスと、前記Ｃ
ＰＵにより指示された実際のアクセスアドレスとを比較
し、前記生成手段により生成された先読みアドレスを、
前記ＣＰＵにより実際のアクセスアドレスが指示される
まえに前記記憶手段に対してアクセスアドレスとして指
示し、前記ＣＰＵにより実際のアクセスアドレスが指示
された場合に、前記ＣＰＵにより指示された実際のアク
セスアドレスに基づいて前記記憶手段にアクセスを行
い、前記比較の結果、前記生成された先読みアドレスと
前記ＣＰＵにより指示された実際のアクセスアドレスと
が一致しない場合に、前記ＣＰＵに読み出しタイミング
を遅らせるように指示することができる。

【００１８】また、複数の記憶手段を備える場合には、
前記複数の記憶手段のアドレスの割当てをあらかじめ規
定しておき、前記ＣＰＵにより指示されたアクセスアド
レスに基づいて、当該アクセスアドレスのつぎにアクセ
スすべき命令のアドレスを、先読みアドレスとして生成
し、前記生成された先読みアドレスと、前記ＣＰＵによ
り指示された実際のアクセスアドレスとを比較し、前記
生成手段により生成された先読みアドレスを、前記ＣＰ
Ｕにより実際のアクセスアドレスが指示されるまえに、
当該先読みアドレスに基づいて、前記規定されているア
ドレスの割当てに従い、前記複数の記憶手段のうち当該
先読みアドレスに対応するアクセス先の記憶手段に対し
て指示し、前記ＣＰＵにより指示された実際のアクセス
アドレスに基づいて、前記規定されているアドレスの割
当てに従い、前記複数の記憶手段のうち当該実際のアク
セスアドレスに対応するアクセス先の記憶手段に対して
前記ＣＰＵにより指示された実際のアクセスアドレスを
指示し、前記比較の結果、前記生成された先読みアドレ
スと前記ＣＰＵにより指示された実際のアクセスアドレ
スとが一致しない場合に、前記ＣＰＵに読み出しタイミ
ングを遅らせるように指示する。

【００１９】

【作用】生成手段は、ＣＰＵにより指示されたアクセス
アドレスに基づいて、当該アクセスアドレスのつぎにア
クセスすべき命令のアドレスを、先読みアドレスとして
生成して出力しておく。制御手段は、前記生成手段によ
り生成された先読みアドレスを、前記ＣＰＵにより実際
のアクセスアドレスが指示されるまえに前記記憶手段に
対してアクセスアドレスとして指示しておく。これによ
り、先読みアドレスが記憶手段に対して出力される。

【００２０】比較手段は、前記生成手段により生成した
先読みアドレスと、前記ＣＰＵにより指示された実際の
アクセスアドレスとを比較する。制御手段は、前記生成
手段により生成された先読みアドレスを、前記ＣＰＵに
より実際のアクセスアドレスが指示されるまえに前記記
憶手段に対してアクセスアドレスとして指示し、前記記
憶手段へのアクセスは、前記ＣＰＵにより実際のアクセ
スアドレスが指示されたときに、前記ＣＰＵにより指示
された実際のアクセスアドレスに基づいて行い、前記比
較手段における比較の結果が一致しない場合に、前記Ｃ
ＰＵに読み出しタイミングを遅らせるように指示する。
前記比較手段における比較の結果が一致した場合には、
予め与えている先読みアドレスと同じなので、先読みに
よるアクセスが成功し、アクセスタイムを短縮できる。
また、前記比較手段における比較の結果が一致しない場
合には、前記ＣＰＵにより指示された実際のアクセスア
ドレスに基づいて前記記憶手段にアクセスを行うので、
通常のアクセスとなる。

【００２１】前記制御手段は、以下に示すように制御で
きる。

【００２２】前記生成手段により生成された先読みアド
レスと、前記ＣＰＵにより指示された実際のアクセスア
ドレスとのうちいずれかを選択してアクセスアドレスと
して出力する選択手段を備えておく。前記制御手段は、
前記記憶手段のアクセス制御を行うために、直前のアク
セスの終了後であって前記ＣＰＵにより実際のアクセス
アドレスが指示されるまえに、前記生成手段により生成
した先読みアドレスを選択するように前記選択手段に指
示しておく。前記ＣＰＵにより実際のアクセスアドレス
が指示された場合には、前記ＣＰＵにより指示された実
際のアクセスアドレスを選択するように前記選択手段に
指示する。これにより、先読みアドレスと実際のアクセ
スアドレスとが一致する場合には、選択手段による選択
が切り替わっても、アクセスアドレスの値は変わらない
ため先読みによるアクセスに成功する。また、前記比較
手段における比較の結果が一致しない場合に、前記ＣＰ
Ｕに読み出しタイミングを遅らせるように指示する。こ
れにより、前記ＣＰＵにより実際のアクセスアドレスが
指示された場合には、ＣＰＵに対してレディ信号を送出
してウエイトを挿入し、通常のアクセスを行う。

【００２３】また、判別手段が、前記命令アクセスであ
る（命令フェッチ）か前記データアクセスであるかを、
ステータス情報に基づいて判別する。前記判別手段でデ
ータアクセスであると判別した場合、生成手段は、直前
の先読みアドレスを保持手段に保持しておく。これによ
り、命令フェッチの途中に命令フェッチ以外のアクセス
が入るとき、先読みアドレスとしては前の値をそのまま
保持し、新しいアドレスに変えないようにできる。ま
た、このとき制御手段は、ＣＰＵに対して読み出しタイ
ミングを遅らせ、通常のアクセスタイミングでデータを
読み出す。ここで、保持した先読みアドレスは、次のア
クセス時に先読みアドレスとして記憶装置に与えられ
る。このようにして、先読みアドレスを記憶装置に与え
ることができ、通常より早い情報読み出しが可能となっ
ている。

【００２４】

【実施例】本発明の実施例を説明する前に、ＣＰＵから
記憶装置への２種類のアクセス方法について、図５およ
び図６を参照して説明する。

【００２５】通常、ＣＰＵの１バスサイクルは、数クロ
ックで構成される。この数クロック間にＣＰＵは、アド
レス、ステータス信号出力およびデータ入出力を行う。
これらの入出力タイミングには２つのタイプが存在す
る。第１のタイプは、ＣＰＵがデータ入出力を終え、次
アクセスのアドレスを出力するまでに時間が空くタイプ
である。第１のタイプのＣＰＵとしては、米インテル社
（Intel Corp.)のＣＰＵ８０８６などがある。図５に、
第１のタイプのタイムチャートを示す。図５に示すよう
に、ＣＰＵアドレスの出力がバスサイクル開始に対して
遅れる為、データ入出力からＣＰＵアドレスの出力まで
に空き時間が存在する。第２のタイプは、ＣＰＵのアク
セス終了前に次アクセスのアドレス出力が行われるタイ
プである。第２のタイプのＣＰＵとしては、米インテル
社のＣＰＵ８０２８６などがある。図６に第２のタイプ
のタイムチャートを示す。図６に示すように、次アドレ
スがＣＰＵのデータ取り込み前に出力されている。

【００２６】上記２種類のアクセス方法を取るそれぞれ
のＣＰＵについて、本発明を適用する場合の実施例を以
下に説明する。

【００２７】本発明の第１の実施例におけるブロック図
を図１および図２に示す。第１の実施例は、上記第１の
タイプのＣＰＵを用いる場合の情報処理システムにおい
て、空き時間を利用して命令先読みを行う方法について
示す。本実施例においては、基本バスサイクルがＴsお
よびＴcの２ステートからなるものとする。そして、Ｒ
ＯＭアクセスの時は、Ｔcwステートを加えた３ステート
アクセス、ＲＡＭアクセスの時は２ステートのノーウエ
イトアクセスとする。

【００２８】図１において、１０１は、中央演算処理装
置（以下、ＣＰＵと称す）であり、本実施例において
は、図５に示す第１のタイプのＣＰＵを利用する。１０
２は、ＣＰＵのウエイトサイクルの挿入を決定するため
のレディ信号（以下、ＲＤＹ信号と称す）である。１０
３は、制御装置１１５にタイミングを与えるタイミング
信号群であり、ＣＰＵ１０１の基本クロック信号（ＣＬ
Ｋ）とアドレス確定信号（ＡＬＥ）とを含んでいる。１
０４は、ステータス信号であり、ＣＰＵ１０１のアクセ
ス種別（命令フェッチ／データアクセス等）を制御装置
１１５に知らせる。１０５は、ＣＰＵ１０１が出力する
ＣＰＵアドレス信号（以下、単にＣＰＵアドレスと称
す）である。１０６は、ＣＰＵ１０１と記憶装置とでデ
ータをやり取りするためのデータ信号である。１０７
は、ＣＰＵアドレス１０５から先読みアドレスを生成す
る先読みアドレス生成回路であり、ＣＰＵアドレス１０
５の値を１増加させる加算器で構成している。先読みア
ドレス生成回路１０７は、前記ＣＰＵにより指示された
アクセスアドレスに基づいて、当該アクセスアドレスの
つぎにアクセスすべき命令のアドレスを、先読みアドレ
スとして生成して出力する生成手段である。１０８は、
ラッチ回路（以下、ラッチと称す）であり、先読みアド
レス生成回路１０７の出力した先読みアドレスを保持す
る。１０９は、ラッチ１０８より出力される先読みアド
レス信号である。１１０は、ＣＰＵアドレス１０５と先
読みアドレス１０９との出力を切り換えるアドレスセレ
クタであり、制御装置１１５からのアドレスセレクト信
号１１１が０であればＣＰＵアドレス１０５を選択し、
また、アドレスセレクト信号１１１が１であれば先読み
アドレス１０９を選択してＭＡアドレス１１２に接続す
る。１１１は、アドレスセレクタ１１０を切り換えるア
ドレスセレクト信号で、ＣＰＵアドレス１０５側を選択
の時は０（ロ−）、先読みアドレス１０９側選択の時は
１（ハイ）になる。１１２は、記憶装置にアドレスを指
示するためのアドレスバスのＭＡアドレスであり、アド
レスセレクタ１１０よりアドレスが出力される。１１３
は、ＣＰＵアドレス１０５と先読みアドレス１０９とを
比較するアドレス比較装置である。アドレス比較装置１
１３は、前記先読みアドレス生成回路１０７により生成
した先読みアドレスと、前記ＣＰＵにより指示された実
際のアクセスアドレスとが一致するか否かを比較する比
較手段である。１１４は、アドレス比較装置１１３の出
力するアドレス比較結果信号（以下、アドレス比較結果
と称す）であり、両アドレスが一致すれば０（ロー）、
不一致ならば１（ハイ）になる。１１５は、先読み回路
全体の制御を行う制御装置であり、図２における説明で
詳細に後述する。１１６は、記憶装置用の出力許可信号
（以下、ＯＥ信号と称す）であり、制御装置１１５から
出力される。１１７は、記憶装置用の読み書き区別制御
信号（以下、Ｒ／Ｗ信号と称す）であり、制御装置１１
５から出力される。１２３は、ラッチ１０８用のアドレ
スラッチ信号（以後ラッチ信号と称す）であり、制御装
置１１５から出力される。１１８は、メモリ選択装置で
あり、ＭＡアドレス１１２をデコードして対応する記憶
装置を判別し、対応するメモリの装置選択信号（以下、
ＣＥ信号と称す）を出力する。１１９は、メモリ選択装
置１１８の出力するＣＥ信号である。１２０は、読みだ
し専用記憶装置（以下、ＲＯＭと称す）、１２１は、読
み書き可能な記憶装置（以下、ＲＡＭと称す）、１２２
は、ＦＤ（フロッピーディスク）などのＩ／Ｏ装置であ
る。ＲＯＭ１２０、ＲＡＭ１２１およびＩ／Ｏ１２２
は、記憶手段であり、予めそれぞれアドレスが割り当て
られている。

【００２９】図２は、制御装置１１５の内部ブロック図
を示している。

【００３０】制御装置１１５は、ステータス情報に基づ
いて、前記ＣＰＵ１０１の記憶手段へのアクセスが命令
の読み書きか否かを判別する判別手段と、前記比較手段
において前記生成手段により生成した先読みアドレス
と、前記ＣＰＵ１０１により指示された実際のアクセス
アドレスとが一致した場合には、先読み成功に伴うノー
ウエイトアクセスを行うように制御し、一致しない場合
には、ウエイトを挿入した通常のアクセスを行うように
制御する制御手段とを有する。

【００３１】図２において、１５０は、タイミング発生
回路であり、タイミング信号群１０３からタイミング信
号を取り出す。１５２は、ウエイト信号生成回路であ
り、アドレス比較結果１１４に基づいて、アドレスが不
一致であるときにアクセスが間にあわないとして１ウエ
イト挿入するためにＣＰＵ１０１に与えるＲＤＹ信号１
０２を生成する。また、ＲＯＭ、ＲＡＭまたはＩ／Ｏへ
のアクセスによりウエイト数がそれぞれ異なるので、ウ
エイト信号生成回路１５２は、ＣＥ信号１１９によりど
の記憶装置へのアクセスかを判別し、ステータス信号１
０４により命令フェッチかデータアクセスかを判断し、
記憶装置の種類とそのアクセスとに対応する予め定めら
れたウエイト数を挿入するために、タイミング発生回路
１５０からのタイミング信号に同期させてＲＤＹ信号１
０２を出力する。１５３は、ＯＥ・Ｒ／Ｗ信号生成回路
であり、記憶装置用のＯＥ信号１１６およびＲ／Ｗ信号
１１７を生成する。ＯＥ信号１１６およびＲ／Ｗ信号１
１７は、前述のウエイト信号生成回路１５２におけるウ
エイト数に対応して送出するタイミングが決定される。
このため、ＯＥ信号１１６およびＲ／Ｗ信号１１７は、
タイミング発生回路１５０からのタイミング信号、ＣＥ
信号１１９、ステータス信号１０４およびアドレス比較
結果１１４に基づいて、予め定められたタイミングのと
きに送出される。ＯＥ信号１１６およびＲ／Ｗ信号１１
７は、ＲＯＭへの命令フェッチのときであってアドレス
が不一致のときには、１ウエイト挿入するので、Ｔcwス
テートの始まりのタイミングで出力され、アドレスが一
致するときには、Ｔｃステートの始まりのタイミングで
出力される。１５４は、アドレスセレクト信号生成回路
であり、タイミング発生回路１５０からのタイミング信
号に基づいて予め定められた周期でアドレスセレクタ１
１１を切り換えるセレクト信号１１１を生成する。セレ
クト信号１１１は、タイミング発生回路１５０からのタ
イミング信号に基づいてＴcステート（もしくはＴcｗス
テート）におけるクロックの立上り時に、先読みアドレ
スを選択し、ＣＰＵ１０１の指示するアドレスが確定す
るとＣＰＵアドレス１０５を選択するように設定され
る。１５５は、ラッチ信号生成回路であり、ラッチ１０
８用のラッチ信号を生成する。このラッチ信号は、先読
みアドレスをラッチするための信号であり、ＲＯＭへの
命令フェッチであるときに出力される。このため、ＣＥ
信号１１９によりＲＯＭへのアクセスであるか否かを判
別し、ステータス信号により命令フェッチであるかを判
別し、タイミング発生回路１５０からのタイミング信号
に同期させてラッチ信号が出力される。ラッチ信号生成
回路１５５は、ＲＯＭへの命令フェッチであるときに、
タイミング発生回路１５０からのタイミング信号に基づ
いてＴcステート（もしくはＴcｗステート）におけるク
ロックの立上り時にラッチ信号を出力し、ステータス信
号がデータへのアクセスであるときには、ラッチ信号を
出力しない。これにより、データへのアクセスの場合に
は、先読みアドレスは先に生成されたアドレスが更新さ
れずにそのまま保持される。

【００３２】次に、第１の実施例における動作を、図１
および図２に加えて、図３および図４を参照して説明す
る。図３に、命令先読みが続く場合のタイムチャートを
示し、図４に、データリードを含む場合のタイムチャー
トを示す。

【００３３】まず、先読み効果を説明する為に、全てを
ＲＯＭ１２０へのアクセスとした場合について図３を参
照して説明する。

【００３４】ＣＰＵ１０１は、図３におけるバスサイク
ル１で、ＣＰＵアドレス１０５と先読みアドレス１０９
とが不一致で、命令先読みに失敗後、ＲＯＭ１２０のＮ
番地に対し、アクセスウエイトを伴った通常命令フェッ
チアクセスをしているものとする。アドレスセレクタ１
１０は、アドレス比較結果１１４の一致、不一致に関係
なく、ＣＰＵアドレス１０５のアドレスが確定した時点
でＣＰＵアドレス１０５をＭＡアドレス１１２に接続し
ている。よって、ＭＡアドレス１１２もＮ番地を示す。
先読みアドレス生成回路１０７では、常に、ＣＰＵアド
レス１０５のアドレスに基づいてつぎの先読みアドレス
を生成するので、この場合には、Ｎ番地のつぎの（Ｎ＋
１）番地を出力する。ラッチ１０８は、ラッチ信号生成
回路１５５からのラッチ信号により、バスサイクル１の
Ｔcステート（もしくはＴcｗステート）におけるクロッ
クの立上り時に（Ｎ＋１）番地先読みアドレスをラッチ
する。この結果、先読みアドレス１０９は（Ｎ＋１）番
地となる。アドレスセレクト信号生成回路１５４は、ア
ドレスセレクト信号１１１により、前記ＣＰＵアドレス
１０５のＮ番地のアクセス後に先読みアクセスの始めと
して、先読みアドレス１０９をＭＡアドレス１１２に与
えるための信号を出力する。アドレスセレクタ１１０
は、アドレスセレクト信号１１１によって、（Ｎ＋１）
番地先読みアドレス１０９をＭＡアドレス１１２に接続
するので、ＭＡアドレス１１２は（Ｎ＋１）番地とな
る。メモリ選択装置１１８は、ＭＡアドレス１１２をデ
コードして、アクセスすべきメモリに対して、メモリの
装置選択信号のＣＥ信号１１９を出力しておく。これに
より、ＣＰＵアドレス１０５の出力前のバスの空き時間
に、（Ｎ＋１）番地先読み用アドレスとＣＥ信号をアク
セスすべきメモリに出力し、ＣＰＵ１０１のアクセス動
作前からＲＯＭアクセスの準備を始めることができる。

【００３５】つぎに、バスサイクル２の開始に少し遅れ
て、ＣＰＵ１０１は、ＣＰＵアドレス１０５に（Ｎ＋
１）番地を出力する。アドレス比較装置１１３は、ＣＰ
Ｕアドレス１０５の（Ｎ＋１）番地と先読みアドレス１
０９の（Ｎ＋１）番地とを比較し、一致したとしてアド
レス比較結果１１４を０にする。アドレスセレクト信号
生成回路１５４は、ＣＰＵアドレス１０５をＭＡアドレ
ス１１２に与える為、アドレスセレクト信号１１１を出
力する。アドレスセレクタ１１０は、アドレスセレクト
信号１１１によって、ＣＰＵアドレス１０５の（Ｎ＋
１）番地をＭＡアドレス１１２に接続する。ＣＰＵアド
レス１０５の（Ｎ＋１）番地と、先読みアドレス１０９
の（Ｎ＋１）番地とは一致するから、ＭＡアドレス１１
２の値は変化せず、先読みアクセスが継続する。この結
果、先読みが成功したことになり、通常アクセスよりも
多くのアクセスタイムを得られるので、ＲＯＭ１２０へ
のノーウエイトアクセスが実現する。これに伴い、ウエ
イト信号生成回路１５２とＯＥ・Ｒ／Ｗ信号生成回路１
５３とは、アドレス比較結果１１４が一致であるので、
ノーウエイトアクセスになるように、ＲＤＹ信号１０
２、ＯＥ信号１１６およびＲ／Ｗ信号１１７をそれぞれ
生成して出力する。

【００３６】以上のバスサイクル２の動作は、先読みを
行わない場合には１ウエイト必要とするＲＯＭ１２０へ
の先読みに成功し、ノーウエイトアクセスが行なわれる
までを示したものである。

【００３７】つぎに、バスサイクル３においても、アド
レスが連続であり、命令先読みに成功し、バスサイクル
４では、先読みアドレス１０９とＣＰＵアドレス１０５
とが異なった為、先読みアクセスに失敗する場合につい
て示している。以下、このバスサイクル４について説明
する。バスサイクル３のＣＰＵ１０１のデータ取り込み
終了時に、アドレスセレクタ１１０がアドレスセレクト
信号に従って、先読みアドレス１０９をＭＡアドレス１
１２に接続する。この結果、先読みアドレス１０９によ
り、（Ｎ＋３）番地への先読みアクセスが始まる。バス
サイクル４の開始に少し遅れて、ＣＰＵ１０１は、ＣＰ
Ｕアドレス１０５に（Ｎ＋５）番地を出力する。アドレ
ス比較装置１１３は、ＣＰＵアドレス１０５の（Ｎ＋
５）番地と先読みアドレス１０９の（Ｎ＋３）番地とを
比較し、不一致であるとしてアドレス比較結果１１４を
１にする。アドレスセレクト信号生成回路１５４は、Ｃ
ＰＵアドレス１０５をＭＡアドレス１１２に与える為、
アドレスセレクト信号１１１を０にする。アドレスセレ
クタ１１０は、アドレスセレクト信号１１１によって、
ＣＰＵアドレス１０５の（Ｎ＋５）番地をＭＡアドレス
１１２に接続する。

【００３８】この結果、ＭＡアドレス１１２は、（Ｎ＋
３）番地から（Ｎ＋５）番地に切り換わる。この切り換
わることによる、アクセスメモリへのアドレス出力のタ
イミングは通常アクセスと同じなので、アクセスウエイ
トは１つでよい。また、バスサイクル４においても、Ｃ
ＰＵ１０１のデータ取り込み終了時から（Ｎ＋６）番地
による命令先読みが始まり、バスサイクル５に移る。

【００３９】次に、データリードアクセスを含んだ命令
先読みを図１および図２と、図４とを参照して説明す
る。

【００４０】図４において、バスサイクル１およびバス
サイクル２は、共に、図３に示したバスサイクル１およ
びバスサイクル２と同じであり、同様に動作する。同様
に、バスサイクル２のＣＰＵ１０１のデータ取り込み終
了時点から先読みアドレスによる（Ｎ＋２）番地への命
令先読みは始まっている。バスサイクル３の開始に少し
遅れて、ＣＰＵ１０１は、ＣＰＵアドレス１０５にＰ番
地を出力し、ステータス信号１０４にデータリードを示
すような信号を出力する。アドレス比較装置１１３は、
ＣＰＵアドレス１０５のＰ番地と、先読みアドレス１０
９の（Ｎ＋２）番地とを比較し、不一致であるとしてア
ドレス比較結果１１４を１にする。アドレスセレクト信
号生成回路１５４は、ＣＰＵアドレス１０５をＭＡアド
レス１１２に与える為、アドレスセレクト信号１１１を
０にする。この結果、アドレスセレクタ１１０は、ＣＰ
Ｕアドレス１０５をＭＡアドレス１１２に接続する為、
ＭＡアドレス１１２は、（Ｎ＋２）番地からＰ番地に切
り換わる。この切り換わることによる、アクセスメモリ
へのアドレス出力のタイミングは通常アクセスと同じな
ので、アクセスウエイトは１つでよい。ラッチ信号生成
回路１５５は、ステータス信号１０４からデータリード
のアクセス種別情報を得ることで、命令フェッチアクセ
ス時とは違い、ラッチ信号１２３にラッチ信号を出力し
ない。この結果、ラッチ１０８は、先読みアドレスの値
として（Ｎ＋２）番地を保持し続ける。この動作によっ
て、データリードアクセスが途中に入っても、命令フェ
ッチの連続性が分断されない。ＣＰＵ１０１のデータ取
り込み終了時には、再び先読み用アドレスの（Ｎ＋２）
番地による先読みが始まり、バスサイクル４に移る。

【００４１】以上説明したように、アドレスが遅れて出
るＣＰＵにおいて、空き時間に先読みアドレスを早めに
出すことで、アクセス時間を稼ぎ、ノーウエイトアクセ
スを行なうことができる。

【００４２】つぎに、本発明の第２の実施例について説
明する。本発明の第２の実施例のブロック図を図７およ
び図８に示す。第２の実施例は、上記第２のタイプのＣ
ＰＵを用いる場合の情報処理システムにおいて、インタ
リーブ方式の命令先読みを行う方法について示す。

【００４３】本実施例においては、図６にタイムチャー
トに示すように、次アクセスＣＰＵアドレスはＣＰＵの
データ取り込み時より早く出力される。よって、第１の
実施例のような空き時間は存在しない。そこで、この第
２のタイプではメモリインタリーブ方式を採用し、命令
先読みを行なう。

【００４４】図７において、７０１は、中央演算処理装
置（以下、ＣＰＵと称す）であり、本実施例において
は、図６に示す第２のタイプのＣＰＵを利用する。７０
２は、ＣＰＵのウエイトサイクルの挿入を決定するため
のレディ信号（以下、ＲＤＹ信号と称す）である。７０
３は、制御装置７１７にタイミングを与えるタイミング
信号群であり、ＣＰＵ７０１の基本クロック信号（ＣＬ
Ｋ）とアドレス確定信号（ＡＬＥ）とを含んでいる。７
０４は、ステータス信号であり、ＣＰＵ７０１のアクセ
ス種別（命令フェッチ／データアクセス等）を制御装置
７１７に知らせる。７０５は、ＣＰＵ７０１が出力する
ＣＰＵアドレス信号（以下、単にＣＰＵアドレスと称
す）である。７２２は、インタリーブ用に配置された読
み出し専用記憶装置（以下、ＲＯＭ−ＡおよびＲＯＭ−
Ｂと称す）である。７２３は、インタリーブ用に配置さ
れた読み書き可能記憶装置（以下、ＲＡＭ−ＡおよびＲ
ＡＭ−Ｂと称す）である。ＲＯＭ−ＡおよびＲＯＭ−Ｂ
７２２、ＲＡＭ−ＡおよびＲＡＭ−Ｂ７２３は、記憶手
段であり、本実施例においては、複数のバンクに分割す
るインタリーブ方式を用い、それぞれのバンクに異なっ
たアドレスを与えて、それぞれの記憶手段にアクセスで
きる。本実施例においては、２つに分割してあり、ＲＯ
Ｍ−Ａには偶数アドレスを割当て、ＲＯＭ−Ｂには奇数
アドレスを割り当てている。割当ては予め規定しておく
ことができ、割当ての他の例として、２バイトづつ割り
当てる場合には、ＲＯＭ−Ａには（２、６、１０…４ｎ
−２… ただし、ｎは自然数）のアドレスを割当て、Ｒ
ＯＭ−Ｂには（４、８、１２…４ｎ… ただし、ｎは自
然数）のアドレスを割り当ててもよい。７０６は、ＣＰ
Ｕアドレス７０５をラッチするラッチ回路（以下、ＣＰ
Ｕアドレスラッチと称す）である。７０７は、ラッチ７
０６のラッチしたアドレス信号を示すＰＡアドレス信号
である。７０８は、ＰＡアドレス７０７から先読みアド
レスを生成する先読みアドレス生成回路であり、ＰＡア
ドレス７０７の値を１増加させる加算器で構成してい
る。先読みアドレス生成回路７０８は、前記ＣＰＵによ
り指示されたアクセスアドレスに基づいて、当該アクセ
スアドレスのつぎにアクセスすべき命令のアドレスを、
先読みアドレスとして生成して出力する生成手段であ
る。先読みアドレス生成回路７０８は、前記ＣＰＵによ
り指示されたアクセスアドレスを任意単位数増加または
減少させるように予め規定しておくことができる。７０
９は、先読みアドレス生成回路７０８が出力する先読み
アドレスをラッチするラッチ回路（以下、先読みアドレ
スラッチと称す）である。７１０は、ラッチ７０９から
出力される先読みアドレス信号である。７１１は、ＰＡ
アドレス７０７と先読みアドレス７１０との出力を切り
換えるアドレスセレクタＡであり、制御装置７１７から
のアドレスセレクト信号７２７が０であればＰＡアドレ
ス７０７を選択し、また、アドレスセレクト信号７２７
が１であれば先読みアドレス７１０を選択してＭＡＡア
ドレス７１３に接続する。７１２は、ＰＡアドレス７０
７と先読みアドレス７１０との出力を切り換えるアドレ
スセレクタＢであり、アドレスセレクト信号７２８が０
であればＰＡアドレス７０７をＭＡＢアドレス７１４に
接続し、１であれば先読みアドレス７１０をＭＡＢアド
レス７１４に接続する。７１３は、ＭＡＡアドレスであ
り、記憶装置のＲＯＭ−Ａへのアドレス信号である。７
１４は、ＭＡＢアドレス７１４であり、記憶装置のＲＯ
Ｍ−Ｂへのアドレス信号である。７１５は、ＰＡアドレ
ス７０７と先読みアドレス７１０とを比較するアドレス
比較装置である。アドレス比較装置７１５は、前記先読
みアドレス生成回路７０８により生成した先読みアドレ
スと、前記ＣＰＵにより指示された実際のアクセスアド
レスとが一致するか否かを比較する比較手段である。７
１６は、アドレス比較結果信号（以下、アドレス比較結
果と称す）であり、アドレス比較装置７１５の結果を示
す信号であり、両アドレスが一致すれば０（ロー）信
号、不一致ならば１（ハイ）信号になる。７１７は、イ
ンタリーブ方式先読み回路全体の制御を行なう制御装置
であり、図８における説明で詳細に後述する。７１８
は、記憶装置用の出力許可信号（以下、ＯＥ信号と称
す）であり、制御装置７１７から出力される。７１９
は、記憶装置用読み書き許可信号（以下、Ｒ／Ｗ信号と
称す）であり、制御装置７１７から出力される。７２０
は、メモリ選択装置であり、ＭＡＡアドレス７１３とＭ
ＡＢアドレス７１４とをそれぞれデコードして対応する
記憶装置を判別し、対応するメモリの装置選択信号（以
下、ＣＥ信号と称す）を出力する。メモリ選択装置７２
０は、前述の記憶装置のアドレスの割当てを規定するテ
ーブルを備えており、テーブルを参照することにより。
ＣＰＵアドレス７０７がＲＯＭ−Ａへのアクセスである
かＲＯＭ−Ｂへのアクセスであるかを判別する。７２１
は、メモリ選択装置７２０が出力するＣＥ信号である。
７２４は、ＣＰＵ７０１と記憶装置とでデータをやり取
りするためのデータ信号である。７２５は、ＣＰＵアド
レスラッチ７０６用のＣＰＵアドレスラッチ信号であ
り、制御装置７１７から出力される。７２６は、先読み
アドレスラッチ７０９用の先読みアドレスラッチ信号で
あり、Ｔsステート終了時に、ＣＰＵ７０１から出力さ
れたステータス信号が命令フェッチである場合に制御装
置７１７から出力される。７２７は、アドレスセレクタ
Ａ７１１用のアドレスセレクトＡ信号（以下、セレクト
Ａ信号と称す）であり、０（ロー）信号であればＰＡア
ドレス７０７をＭＡＡアドレス７１３に接続する信号で
あり、１（ハイ）信号であれば先読みアドレス７１０を
ＭＡＡアドレス７１３に接続する信号である。７２８
は、アドレスセレクタＢ７１２用のアドレスセレクトＢ
信号（以下、セレクトＢ信号と称す）であり、０（ロ
ー）信号であればＰＡアドレス７０７をＭＡＢアドレス
７１４に接続する信号であり、１（ハイ）信号であれば
先読みアドレス７１０をＭＡＢアドレス７１４に接続す
る信号である。

【００４５】図８は、制御装置７１７の内部ブロック図
を示している。図８において、７５０は、タイミング発
生回路であり、タイミング信号群７０３からタイミング
信号を取り出す。７５２は、ＣＰＵアドレス７０７をデ
コードするデコーダであり、前述の記憶装置のアドレス
の割当てを規定するテーブルを備えており、テーブルを
参照することにより。ＣＰＵアドレス７０７がＲＯＭ−
ＡへのアクセスであるかＲＯＭ−Ｂへのアクセスである
かを判別する。７５３は、ウエイト信号生成回路であ
り、ステータス信号７０４およびアドレス比較結果７１
６に基づいてアクセスが間にあわない場合（アドレス比
較装置７１５からの出力が不一致の場合）に１ウエイト
挿入するためにＣＰＵ７０１に与えるＲＤＹ信号７０２
を生成する。また、ＲＯＭ、ＲＡＭまたはＩ／Ｏへのア
クセスによりウエイト数がそれぞれ異なるので、ウエイ
ト信号生成回路７５３は、デコーダからのデコード信号
によりどの記憶装置へのアクセスかを判別し、ステータ
ス信号７０４により命令フェッチかデータアクセスかを
判断し、記憶装置の種類とそのアクセスとに対応する予
め定められたウエイト数を挿入するために、タイミング
発生回路７５０からのタイミング信号に同期させてＲＤ
Ｙ信号７０２を出力する。７５４は、ＯＥ・Ｒ／Ｗ信号
生成回路であり、デコーダ７５２のデコード信号から記
憶装置用のＯＥ信号７１８およびＲ／Ｗ信号７１９を生
成する。ＯＥ信号７１８およびＲ／Ｗ信号７１９は、前
述のウエイト信号生成回路７５３におけるウエイト数に
対応して送出するタイミングが決定される。このため、
ＯＥ信号７１８およびＲ／Ｗ信号７１９は、タイミング
発生回路７５０からのタイミング信号、デコード信号、
ステータス信号７０４およびアドレス比較結果７１６に
基づいて、予め定められたタイミングのときに送出され
る。すなわち、ＯＥ信号７１８およびＲ／Ｗ信号７１９
は、アドレスが不一致のときには、１ウエイト挿入する
ので、Ｔcwステートの始まりのタイミングで出力され、
アドレスが一致するときには、Ｔｃステートの始まりの
タイミングで出力される。７５５は、アドレスセレクト
信号生成回路であり、信号群７５１とデコーダ７５２と
の信号からセレクトＡ信号７２７とセレクトＢ信号７２
８とを生成する。アドレスセレクト信号生成回路７５５
は、ＣＰＵから出力されたＰＡアドレス７０７の値にし
たがってセレクト信号を生成する。本実施例において
は、前述のように、ＲＯＭ−Ａには偶数アドレスを割当
て、ＲＯＭ−Ｂには奇数アドレスを割り当てているの
で、ＰＡアドレス７０７が偶数アドレスの場合にはＲＯ
Ｍ−Ａへのアクセスであるので、アドレスセレクタＡ７
１１がＰＡアドレス７０７を選択するように、アドレス
セレクト信号７２７を０にし、アドレスセレクタＢ７１
２が先読みアドレス７１０を選択するように１を出力す
る。また、ＰＡアドレス７０７が奇数アドレスの場合に
はＲＯＭ−Ｂへのアクセスであるので、アドレスセレク
タＡ７１１が先読みアドレス７１０を選択するように、
アドレスセレクト信号７２７を１にし、アドレスセレク
タＢ７１２がＰＡアドレス７０７を選択するように０を
出力する。７５６は、ラッチ信号生成回路であり、デコ
ーダ７５２のデコード信号からＣＰＵアドレスラッチ信
号７２５と先読みアドレスラッチ信号７２６とを生成す
る。ＣＰＵアドレスラッチ信号７２５と先読みアドレス
ラッチ信号７２６とは、ラッチ信号生成回路７５６が、
デコード信号によりＲＯＭへのアクセスであるか否かを
判別し、ステータス信号により命令フェッチであるかを
判別し、タイミング発生回路１５０からのタイミング信
号に同期させてラッチ信号が出力される。すなわち、Ｃ
ＰＵアドレスラッチ信号７２５は、各バスサイクルの最
初に出力され、先読みアドレスラッチ信号７２６は、Ｒ
ＯＭへの命令フェッチであるときに、Ｔsステート終了
時に出力される。

【００４６】つぎに、第２の実施例における動作を、図
７および図８に加えて、図９および図１０を参照して説
明する。図９に、命令先読みが続く場合のタイムチャー
トを示し、図１０に、データリードを含む場合のタイム
チャートを示す。

【００４７】まず、先読み効果を説明する為に、全てを
ＲＯＭ７２２へのアクセスとした場合について図９を参
照して説明する。第１の実施例と同様に、通常ＲＯＭア
クセスとＲＯＭへの命令先読み失敗時のアクセスとの場
合は、１ウエイト挿入し、ＲＡＭアクセスとＲＯＭへの
先読み成功時のアクセスとの場合は、ノーウエイトとす
る。

【００４８】ＣＰＵ７０１は、図９におけるバスサイク
ル１で、ＲＯＭ−Ａ７２２のＮ番地（ここで、Ｎは偶数
とする）に対し、通常命令フェッチアクセスをしてい
る。制御装置７１７のラッチ信号生成回路７５６は、各
バスサイクルが始まる最初のタイミング（Ｔsステート
の始まり）においてＣＰＵアドレスラッチＡ信号７２５
により、ＣＰＵアドレス７０５をラッチするように指示
する。バスサイクル１の開始時に、ＣＰＵアドレスラッ
チ７０６は、ＣＰＵ７０１の出力しているＣＰＵアドレ
ス７０５で示されているＮ番地を制御装置７１７からの
ＣＰＵアドレスラッチＡ信号７２５によってラッチす
る。先読みアドレス生成回路７０８では、常に、ＣＰＵ
アドレス７０５に基づいてつぎの先読みアドレスを生成
するので、この場合には、Ｎ番地のつぎの（Ｎ＋１）番
地を出力する。また、Ｔsステート終了時には、ラッチ
信号生成回路７５６は、ステータス信号７０４から命令
フェッチのアクセス種別情報を得て、先読みアドレスラ
ッチ信号７２６によりラッチクロックを出力し、先読み
アドレスをラッチするように先読みアドレスラッチ７０
９に指示する。先読みアドレスラッチ７０９は、先読み
アドレス生成回路７０８が出力する（Ｎ＋１）番地の先
読みアドレスを上記のラッチクロックのタイミングでラ
ッチする。また、制御装置７１７のデコーダ７５２は、
ＰＡアドレス７０７が偶数アドレスであるので、ＲＯＭ
−Ａへのアクセスであることを示す情報を出力する。こ
の情報を受けて、アドレスセレクト信号生成回路７５５
は、Ｔsステート終了時に、アドレスセレクタＡ７１１
がＰＡアドレス７０７を選択するように、アドレスセレ
クト信号７２７を０にし、アドレスセレクタＢ７１２が
先読みアドレス７１０を選択するようにセレクトＢ信号
７２８を１にして出力する。アドレスセレクタＢ７１２
は、セレクトＢ信号７２８によって（Ｎ＋１）番地の先
読みアドレス７１０をＭＡＢアドレス７１４に接続する
ことにより、ＭＡＢアドレス７１４は（Ｎ＋１）番地と
なる。メモリ選択装置７２０は、ＭＡＢアドレス７１４
をデコードして、アクセスすべきメモリに対して、メモ
リの装置選択信号のＣＥ２信号を出力しておく。この結
果、先読み動作が始まる。また、アドレスセレクタＡ７
１１がＰＡアドレス７０７をＭＡＡアドレス７１３に接
続することで、ＭＡＡアドレス７１３がＮ番地となる。
メモリ選択装置７２０は、ＭＡＡアドレス７１３をデコ
ードして、ＲＯＭ−ＡへのアクセスであるとしてＣＥ１
信号を出力する。ウエイト信号生成回路７５３とＯＥ・
Ｒ／Ｗ信号生成回路７５４はノーウエイトになるように
ＯＥ信号７１８とＲ／Ｗ信号７１９とを出力する。これ
によりＲＯＭ−ＡのＮ番地へのアクセスを行うことがで
きる。

【００４９】つぎに、バスサイクル２の開始時に、ＣＰ
Ｕアドレスラッチ７０６は、ＣＰＵアドレスラッチＡ信
号７２５によってＣＰＵアドレス７０５の（Ｎ＋１）番
地をラッチする。制御装置７１７のデコーダ７５２は、
ＣＰＵアドレスラッチ７０６からのＰＡアドレスを受け
て、（Ｎ＋１）番地が奇数番地であるのでＲＯＭ−Ｂへ
のアクセスであることを示す情報を出力する。アドレス
セレクト信号生成回路７５５は、この情報を受けて、こ
の結果、アドレスセレクタＡ７１１は、先読みアドレス
７１０の（Ｎ＋１）番地をＭＡＡアドレス７１３に接続
し、アドレスセレクタＢ７１２は、ＣＰＵアドレス７０
５（Ｎ＋１）番地をＭＡＢアドレス７１４に接続する。
アドレス比較装置７１５では、ＣＰＵアドレス７０７の
（Ｎ＋１）番地と先読みアドレス７１０の（Ｎ＋１）番
地とを比較し、比較した結果が一致する為、アドレス比
較結果７１６を０にする。ラッチ信号生成回路７５６
は、ステータス信号７０４からアクセス種別が命令フェ
ッチであるという情報を得て、先読みアドレスラッチＢ
信号７２６にラッチクロックを出力する。この結果、先
読みアドレス７１０は、（Ｎ＋２）番地となる。これに
伴い、ＭＡＡアドレス７１３は（Ｎ＋２）番地になり、
ＭＡＢアドレス７１４は（Ｎ＋１）番地のままとなる。
先読みアドレスを与えていたＭＡＢアドレス７１４は
（Ｎ＋１）番地から切り換わらず、先読みアクセスが継
続して、バスサイクルの終わりには十分なアクセスタイ
ムが得られる。従って、ＲＯＭ−Ｂ７２２へのノーウエ
イトアクセスが実現する。ウエイト信号生成回路７５３
とＯＥ・Ｒ／Ｗ信号生成回路７５４はノーウエイトにな
るようにＯＥ信号７１８とＲ／Ｗ信号７１９とを出力す
る。

【００５０】以上のバスサイクル２の動作は、本来なら
１ウエイト必要とするＲＯＭ７２２へのアクセスが、先
読みを行なうことで、ノーウエイトアクセスが行われる
までを示したものである。

【００５１】バスサイクル３では、先読みアドレス７１
０と命令フェッチアドレスとが異なった為、先読みアク
セスに失敗する例について説明する。

【００５２】バスサイクル３の開始と共にバスサイクル
２の時と同様に、ＣＰＵアドレスラッチ７０６は、ＣＰ
Ｕアドレスラッチ信号７２５でＣＰＵアドレスの（Ｎ＋
３）番地をラッチする。制御装置７１７のデコーダ７５
２は、ＣＰＵアドレスラッチ７０６からのＰＡアドレス
を受けて、（Ｎ＋３）番地が奇数番地であるのでＲＯＭ
−Ｂへのアクセスであることを示す情報を出力する。ア
ドレスセレクト信号生成回路７５５は、この情報を受け
て、ＣＰＵアドレス７０５をＭＡＢアドレス７１４に与
える為にセレクトＢ信号７２８を０にし、先読みアドレ
ス７１０をＭＡＡアドレス７１３に与える為にセレクト
Ａ信号７２７を１にしてそれぞれ出力する。この結果、
アドレスセレクタＢ７１２は、ＰＡアドレス７０７の
（Ｎ＋３）番地をＭＡＢアドレス７１４に接続し、アド
レスセレクタＡ７１１は、先読みアドレス７１０の（Ｎ
＋２）番地をＭＡＡアドレス７１３に接続する。また、
Ｔsステート終了時に、先読みアドレスラッチ７０９
は、先読みアドレスラッチ信号７２６で先読みアドレス
の（Ｎ＋４）番地をラッチする。これに伴い、ＭＡＡア
ドレス７１３は（Ｎ＋４）番地となる。先読みを行なっ
ていたＭＡＡアドレス７１３は（Ｎ＋２）番地から（Ｎ
＋４）番地に切り換わるので、先読みアクセスに失敗す
るが、ＭＡＢアドレス７１４は（Ｎ＋３）番地になり、
ＲＯＭへの通常アクセスを行うことができる。このた
め、ウエイト信号生成回路７５３とＯＥ、Ｒ／Ｗ信号生
成回路７５４とは、１ウエイトになるＲＤＹ信号７０２
と、ＯＥ信号７１８およびＲ／Ｗ信号７１９とをそれぞ
れ出力する。

【００５３】つぎに、ＲＯＭへのデータリードアクセス
が挿入されているが、命令先読みには影響しない例を図
７、図８および図１０を用いて説明する。図１０におけ
るバスサイクル１およびバスサイクル２は、共に図９に
示したバスサイクル１およびバスサイクル２と同じ動作
を行う。

【００５４】バスサイクル３では、データリードアクセ
スの為、通常のアクセスを行い、先読みアクセスを中断
する。以下、このバスサイクル３について説明する。

【００５５】ＣＰＵ７０１は、図１０におけるバスサイ
クル３で、ＲＯＭ−Ａ７２２のＰ番地（ここで、Ｐは偶
数とする）に対し、データリードを要求している。制御
装置７１７のラッチ信号生成回路７５６は、各バスサイ
クルが始まる最初のタイミング（Ｔsステートの始ま
り）においてＣＰＵアドレスラッチＡ信号７２５によ
り、ＣＰＵアドレス７０５をラッチするように指示す
る。ＣＰＵアドレスラッチ７０６は、ＣＰＵアドレスラ
ッチ信号７２５でＣＰＵアドレスのＰ番地をラッチす
る。また、Ｔsステート終了時に、ラッチ信号生成回路
７５６は、データリードのアクセス種別情報を得て、先
読みアドレスをラッチしないようにするために、先読み
アドレスラッチ信号７２６にラッチクロックを出力しな
い。また、制御装置７１７のデコーダ７５２は、ＰＡア
ドレス７０７が偶数アドレスであるので、ＲＯＭ−Ａへ
のアクセスであることを示す情報を出力する。この情報
を受けて、アドレスセレクト信号生成回路７５５は、Ｔ
sステート終了時に、アドレスセレクタＡ７１１がＰＡ
アドレス７０７を選択するように、アドレスセレクト信
号７２７を０にし、アドレスセレクタＢ７１２が先読み
アドレス７１０を選択するようにセレクトＢ信号７２８
を１にして出力する。この結果、アドレスセレクタＡ７
１１は、ＰＡアドレス７０７をＭＡＡアドレス７１３に
接続し、アドレスセレクタＢ７１２は、先読みアドレス
７１０をＭＡＢアドレス７１４に接続する。これに伴
い、ＭＡＡアドレス７１３はＰ番地になり、ＭＡＢアド
レス７１４は（Ｎ＋２）番地となる。先読み用に与えて
いたＭＡＡアドレス７１３は（Ｎ＋２）番地からＰ番地
に切り換わり、命令先読みアクセスからデータリードア
クセスに移る。制御装置７１７では、ステータス信号７
０４とアドレス比較結果７１６とから、通常アクセスと
判断し、ウエイト信号生成回路７５３とＯＥ、Ｒ／Ｗ信
号生成回路７５４は、１ウエイト挿入になるＲＤＹ信号
７０２と、ＯＥ信号７１８およびＲ／Ｗ信号７１９とを
それぞれ出力する。

【００５６】バスサイクル４においても、バスサイクル
３と同様に、データリードアクセスである為、先読みア
ドレスラッチ７０９のラッチ動作は無い。バスサイクル
３とバスサイクル４とのそれぞれの開始時に、先読みア
ドレスラッチ７０９がラッチ動作をしない為、先読みア
ドレスラッチ７０９は、先読み用アドレスの（Ｎ＋２）
番地を保持し続ける。バスサイクル５では、再び先読み
アドレスの（Ｎ＋２）番地による先読みアクセスが行な
われ、命令先読みアクセスに成功している。つまり、デ
ータリードによる命令フェッチの連続性の分断が回避で
きる。よって、命令フェッチ以外のアクセスによる影響
を受けることのない、命令フェッチの連続性を生かした
命令先読みが行なえる。

【００５７】以上は、命令読み出しに関する先読みを示
したものである。上記実施例は、命令フェッチに対し先
読みを行なっているが、判定条件を換えることでデータ
読み出しの先読みも行なうことができる。これによっ
て、プログラム内でデータ読み出しが連続した場合は、
処理速度が向上する。また、先読みアドレス生成は、実
施例において、１増加させるタイプであったが中央演算
処理装置の扱うアドレス単位に合わせて、任意単位数増
加、または減少させることで得ることができる。

【００５８】以上説明したように、本発明では、ＣＰＵ
の出力するステータス信号からアクセス種別を得ること
で、データアクセス等に影響を受けない命令先読みが行
なえる。また、先読みアドレスの不一致時やデータアク
セス等の時、即座に通常アクセスへ復帰することによっ
て、余分なウエイトの増加を抑えたアクセスが行なえ
る。この結果、ＣＰＵのクロックを高くすることなく処
理速度の高速化が実現できる。さらに、ＣＰＵのクロッ
クを高くすれば、それに比例して処理速度の高速化を実
現できる。また、アクセス速度の遅い安価なメモリの採
用も可能になり、コストの削減ができるので経済的であ
る。

【００５９】

【発明の効果】本発明によれば、記憶手段を備える情報
処理装置において、メモリアクセスの処理時間を短縮さ
せることができる。

【図面の簡単な説明】

【図１】第１の実施例の構成を示すブロック図。

【図２】図１の制御装置７１７の内部ブロック図。

【図３】第１の実施例の命令先読みが続くタイミングを
示す説明図。

【図４】第１の実施例のデータリードを含むタイミング
を示す説明図。

【図５】ＣＰＵのデータ入出力終了と次アクセスアドレ
ス出力間に、空き時間を生じるタイプのバスサイクルの
一般的なタイミングを示す説明図。

【図６】ＣＰＵがデータ入出力終了前に、次アクセスア
ドレスを出力するタイプのバスサイクルの一般的なタイ
ミングを示す説明図。

【図７】第２の実施例の構成を示すブロック図。

【図８】図７の制御装置７１７の内部ブロック図。

【図９】第２の実施例の命令先読みが続くタイミングを
示す説明図。

【図１０】第２の実施例のデータリードを含むタイミン
グを示す説明図。

【図１１】従来のシステムにおけるタイミングを示す説
明図。

【図１２】従来のシステムにおいて先読みをした場合の
タイミングを示す説明図。

【符号の説明】

１０１・７０１…中央演算処理装置（ＣＰＵ）、１０７
・７０８…先読みアドレス生成回路、１１０・７１１・
７１２…アドレスセレクタ、１１３・７１５…アドレス
比較装置、７１７・７１７…制御装置、１１８・７２０
…メモリ選択装置、１２０・７２２…読み出し専用記憶
装置（ＲＯＭ）、１２１・７２２…読み書き可能な記憶
装置（ＲＡＭ）、１５２・７５３…ウエイト信号生成回
路、１５３・７５４…ＯＥ・Ｒ／Ｗ信号生成回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 米永 斉 茨城県日立市東多賀町一丁目１番１号 株 式会社日立製作所情報映像メディア事業部 内

Claims (6)

【特許請求の範囲】
1. 【請求項１】命令に従ってデータを処理するＣＰＵ（中
   央演算処理装置）と、前記命令および前記データを記憶
   する記憶手段とを備え、前記ＣＰＵは、前記記憶手段に
   アクセスする際、当該アクセスが前記命令アクセスであ
   るか前記データアクセスであるかを示すステータス情報
   およびアクセスアドレスを指示して情報処理装置におい
   て、 前記ＣＰＵにより指示されたアクセスアドレスに基づい
   て、当該アクセスアドレスのつぎにアクセスすべき命令
   のアドレスを、先読みアドレスとして生成する生成手段
   と、 前記生成手段により生成した先読みアドレスと、前記Ｃ
   ＰＵにより指示された実際のアクセスアドレスとを比較
   する比較手段と、 前記生成手段により生成された先読みアドレスを、前記
   ＣＰＵにより実際のアクセスアドレスが指示されるまえ
   に前記記憶手段に対してアクセスアドレスとして指示
   し、前記記憶手段へのアクセスは、前記ＣＰＵにより実
   際のアクセスアドレスが指示されたときに、前記ＣＰＵ
   により指示された実際のアクセスアドレスに基づいて行
   い、前記比較手段における比較の結果が一致しない場合
   に、前記ＣＰＵに読み出しタイミングを遅らせるように
   指示することにより前記記憶手段のアクセス制御を行う
   制御手段とを有することを特徴とする情報処理装置。
2. 【請求項２】請求項１において、前記生成手段により生
   成された先読みアドレスと、前記ＣＰＵにより指示され
   た実際のアクセスアドレスとのうちいずれかを選択して
   アクセスアドレスとして出力する選択手段を備え、 前記制御手段は、前記記憶手段のアクセス制御を行うた
   めに、前記選択手段に対して選択制御をするための選択
   情報を出力することを特徴とする情報処理装置。
3. 【請求項３】請求項１において、前記ステータス情報に
   基づいて、前記ＣＰＵの記憶手段へのアクセスが前記命
   令アクセスであるか前記データアクセスであるかを判別
   する判別手段をさらに有し、 前記生成手段は、当該生成手段が生成した先読みアドレ
   スを保持する保持手段を備え、前記保持手段は、前記判
   別手段により前記命令アクセスであると判別した場合
   に、前記先読みアドレスを更新し、前記判別手段により
   前記データアクセスであると判別した場合に、前記先読
   みアドレスを更新しないように保持することを特徴とす
   る情報処理装置。
4. 【請求項４】請求項１において、前記生成手段は、前記
   ＣＰＵにより指示されたアクセスアドレスを予め定めた
   単位数増加または減少させることにより先読みアドレス
   を生成することを特徴とする情報処理装置。
5. 【請求項５】命令に従ってデータを処理するＣＰＵ（中
   央演算処理装置）と、前記命令および前記データを記憶
   する記憶手段とを備え、前記ＣＰＵは、前記命令アクセ
   スであるか前記データアクセスであるかを示すステータ
   ス情報およびアクセスアドレスを指示して前記記憶手段
   にアクセスする情報処理装置における記憶手段の先読み
   制御方法であって、 前記ＣＰＵにより指示されたアクセスアドレスに基づい
   て、当該アクセスアドレスのつぎにアクセスすべき命令
   のアドレスを、先読みアドレスとして生成し、前記生成
   した先読みアドレスと、前記ＣＰＵにより指示された実
   際のアクセスアドレスとを比較し、 前記生成手段により生成された先読みアドレスを、前記
   ＣＰＵにより実際のアクセスアドレスが指示されるまえ
   に前記記憶手段に対してアクセスアドレスとして指示
   し、 前記ＣＰＵにより実際のアクセスアドレスが指示された
   場合に、前記ＣＰＵにより指示された実際のアクセスア
   ドレスに基づいて前記記憶手段にアクセスを行い、 前記比較の結果、前記生成された先読みアドレスと前記
   ＣＰＵにより指示された実際のアクセスアドレスとが一
   致しない場合に、前記ＣＰＵに読み出しタイミングを遅
   らせるように指示することを特徴とする記憶手段の先読
   み制御方法。
6. 【請求項６】命令に従ってデータを処理するＣＰＵ（中
   央演算処理装置）と、前記命令および前記データを記憶
   する複数の記憶手段とを備え、前記ＣＰＵは、前記命令
   アクセスであるか前記データアクセスであるかを示すス
   テータス情報およびアクセスアドレスを指示して前記記
   憶手段にアクセスする情報処理装置における記憶手段の
   先読み制御方法であって、 前記複数の記憶手段のアドレスの割当てをあらかじめ規
   定しておき、 前記ＣＰＵにより指示されたアクセスアドレスに基づい
   て、当該アクセスアドレスのつぎにアクセスすべき命令
   のアドレスを、先読みアドレスとして生成し、 前記生成された先読みアドレスと、前記ＣＰＵにより指
   示された実際のアクセスアドレスとを比較し、 前記生成手段により生成された先読みアドレスを、前記
   ＣＰＵにより実際のアクセスアドレスが指示されるまえ
   に、当該先読みアドレスに基づいて、前記規定されてい
   るアドレスの割当てに従い、前記複数の記憶手段のうち
   当該先読みアドレスに対応するアクセス先の記憶手段に
   対して指示し、 前記ＣＰＵにより指示された実際のアクセスアドレスに
   基づいて、前記規定されているアドレスの割当てに従
   い、前記複数の記憶手段のうち当該実際のアクセスアド
   レスに対応するアクセス先の記憶手段に対して前記ＣＰ
   Ｕにより指示された実際のアクセスアドレスを指示し、 前記比較の結果、前記生成された先読みアドレスと前記
   ＣＰＵにより指示された実際のアクセスアドレスとが一
   致しない場合に、前記ＣＰＵに読み出しタイミングを遅
   らせるように指示することを特徴とする記憶手段の先読
   み制御方法。