JPH02294856A - コンピュータ装置 - Google Patents
コンピュータ装置Info
- Publication number
- JPH02294856A JPH02294856A JP1116907A JP11690789A JPH02294856A JP H02294856 A JPH02294856 A JP H02294856A JP 1116907 A JP1116907 A JP 1116907A JP 11690789 A JP11690789 A JP 11690789A JP H02294856 A JPH02294856 A JP H02294856A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- timing
- control signal
- computer device
- maximum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータ装置におけるメモリーアクセス
手段に関する。
手段に関する。
一般に、コンピュータ装置におけるシステムメモリー及
び外部メモリーは、ダイナミックＲＡＭが用いられてお
り、使用するダイナミックＲＡＭに応じて、サイクル時
間、ＲＡＳアクセス時間、ＣＡＳアクセス時間等のタイ
ミングの制約が規定される。（第４図） 従って、コンピュータ装置において、上述の規定を満足
するために、ＣＰＵへのＷＡＩＴを挿入したりすること
により（第５図）、メモリーのアクセスを可能にしてい
る。この様に、使用するダイナミックにより、ＷＡＩＴ
数がシステムに応じて決定されている。
び外部メモリーは、ダイナミックＲＡＭが用いられてお
り、使用するダイナミックＲＡＭに応じて、サイクル時
間、ＲＡＳアクセス時間、ＣＡＳアクセス時間等のタイ
ミングの制約が規定される。（第４図） 従って、コンピュータ装置において、上述の規定を満足
するために、ＣＰＵへのＷＡＩＴを挿入したりすること
により（第５図）、メモリーのアクセスを可能にしてい
る。この様に、使用するダイナミックにより、ＷＡＩＴ
数がシステムに応じて決定されている。
しかし、使用する複数のダイナミックＲＡＭのアクセス
速度の違いや増設するダイナミックＲＡＭのアクセス速
度の違いにより、システムとして最もアクセス速度の遅
いダイナミックＲＡＭに適応してＷＡＩＴ数を決定する
ことにより、各々のダイナミックＲＡＭの有するアクセ
ス速度を有効に生かせず、実行速度の低下という課題が
あった。
速度の違いや増設するダイナミックＲＡＭのアクセス速
度の違いにより、システムとして最もアクセス速度の遅
いダイナミックＲＡＭに適応してＷＡＩＴ数を決定する
ことにより、各々のダイナミックＲＡＭの有するアクセ
ス速度を有効に生かせず、実行速度の低下という課題が
あった。
そこで、本発明は、この様な課題を解決するもので、そ
の目的とするところは、コンピュータ装置のＰＯＷＥＲ
ＯＮ後に、自動的にメモリーの適当な範囲のアドレ
スに応じて、ＣＰＵへのＷＡＩＴ数の最小化、及び、メ
モリーの制御信号のタイミングの最適化を行なうことに
より、実行速度の向上と信頼性の高いコンピュータ装置
を提供することにある。
の目的とするところは、コンピュータ装置のＰＯＷＥＲ
ＯＮ後に、自動的にメモリーの適当な範囲のアドレ
スに応じて、ＣＰＵへのＷＡＩＴ数の最小化、及び、メ
モリーの制御信号のタイミングの最適化を行なうことに
より、実行速度の向上と信頼性の高いコンピュータ装置
を提供することにある。
本発明のコンピュータ装置は、メモリーの応答速度に応
じて、ＣＰＵのメモリーのＷＡ Ｉ Ｔ数、及び、メモ
リーの制御信号のタイミングをＰＯＷＥＲ，ＯＮ後自動
的に、適当なアドレスに応じて、最適化を計ることを特
徴とする。さらに本発明はメモリーのＷＡＩＴ数及び制
御信号のタイミングをＰＯＷＥＲ ＯＮ後に自動的に
決定することを特徴としており、さらに本発明はメモリ
ーのＷＡＩＴ数及び制御信号のタイミングをメモリーア
ｌ・レスに応じて決定することを特徴としており、さら
に、本発明はメモリーの制御信号のタイミングをバッフ
ァゲートを用いて最適化をはかることを特徴とする。
じて、ＣＰＵのメモリーのＷＡ Ｉ Ｔ数、及び、メモ
リーの制御信号のタイミングをＰＯＷＥＲ，ＯＮ後自動
的に、適当なアドレスに応じて、最適化を計ることを特
徴とする。さらに本発明はメモリーのＷＡＩＴ数及び制
御信号のタイミングをＰＯＷＥＲ ＯＮ後に自動的に
決定することを特徴としており、さらに本発明はメモリ
ーのＷＡＩＴ数及び制御信号のタイミングをメモリーア
ｌ・レスに応じて決定することを特徴としており、さら
に、本発明はメモリーの制御信号のタイミングをバッフ
ァゲートを用いて最適化をはかることを特徴とする。
以下、本発明について実施例に基づいて詳細に説明する
。
。
第１図は、本発明のコンピュータ装置のＰＯＷＥＲ
ＯＮ後のフローチャートの１例を示す。これに従って、
メモリーのＷＡＩＴ数０１メモリの制御信号のタイミン
グの最適化をある範囲のメモリーアドレス（以下これを
ＢＡＮＫとする。）毎に、自動的に行なうものである。
ＯＮ後のフローチャートの１例を示す。これに従って、
メモリーのＷＡＩＴ数０１メモリの制御信号のタイミン
グの最適化をある範囲のメモリーアドレス（以下これを
ＢＡＮＫとする。）毎に、自動的に行なうものである。
次に第１図のフローチャートに従い説明する。
コンピュータ装置のＰＯＷＥＲかＯＮされる（１０１）
と、まず、メモリーのＢＡＮＫ−０を選択（１０２）ｔ
，以下の様にそのＢＡＮＫのメモリーのＷＡＩＴ数、メ
モリー制御信号のタイミングを決定する。
と、まず、メモリーのＢＡＮＫ−０を選択（１０２）ｔ
，以下の様にそのＢＡＮＫのメモリーのＷＡＩＴ数、メ
モリー制御信号のタイミングを決定する。
ＷＡ Ｉ Ｔ数ｎに応じて、第４図、第５図に示す様に
、メモリーのサイクル時間ｉ Ｒｃａｔ ｌｌｃａ −
Ｔ ｓ ＋Ｔ ｃ ＋ＴｗｎＴＳ：ステートサイクル ＴＣ：コマンドサイクル Ｔｗｎ：ウエートサイクル が決定され、このｔＲ，。に応じて、ＲＡＳアクセス時
間ｔ ＲＡＳ−， Ｒ Ａ Ｓ − Ｃ Ａ Ｓ遅れ時
間ｔＲＣＤｎ、ＣＡＳアクセス時間ｔ。Ａ５。等のメモ
リー制御信号が規定される。
、メモリーのサイクル時間ｉ Ｒｃａｔ ｌｌｃａ −
Ｔ ｓ ＋Ｔ ｃ ＋ＴｗｎＴＳ：ステートサイクル ＴＣ：コマンドサイクル Ｔｗｎ：ウエートサイクル が決定され、このｔＲ，。に応じて、ＲＡＳアクセス時
間ｔ ＲＡＳ−， Ｒ Ａ Ｓ − Ｃ Ａ Ｓ遅れ時
間ｔＲＣＤｎ、ＣＡＳアクセス時間ｔ。Ａ５。等のメモ
リー制御信号が規定される。
従って、ＷＡＩＴ数をまず０（１０３）から始め、メモ
リーのＷｒ ｉ ｔ ｅＳＲｅａｄ （１０４）、メモ
リー制御信号のコントロール（１０５）を行ないＰａｒ
ｉｔｙ Ｅｒｒｏｒの有無を調べ（１０６）、Ｐａｒ
ｉｔｙ Ｅｒｒｏｒが生じると、ＷＡＩＴ数を増加（
１０８）させることにより、上述の流れを繰り返し、最
小のＷＡＩＴ数ｎを決定する。しかし、システムでの最
大ＷＡＩＴ数Ｗを満たさない場合、Ｐａｒｉｔｙ Ｅ
ｒｒｏｒ表示を行ない（１０７、１０８）、コンピュー
タ装置の動作不能となる。
リーのＷｒ ｉ ｔ ｅＳＲｅａｄ （１０４）、メモ
リー制御信号のコントロール（１０５）を行ないＰａｒ
ｉｔｙ Ｅｒｒｏｒの有無を調べ（１０６）、Ｐａｒ
ｉｔｙ Ｅｒｒｏｒが生じると、ＷＡＩＴ数を増加（
１０８）させることにより、上述の流れを繰り返し、最
小のＷＡＩＴ数ｎを決定する。しかし、システムでの最
大ＷＡＩＴ数Ｗを満たさない場合、Ｐａｒｉｔｙ Ｅ
ｒｒｏｒ表示を行ない（１０７、１０８）、コンピュー
タ装置の動作不能となる。
この様にして、Ｂａｎｋ毎に最大Ｂａｎｋ数Ｂまで（１
１０，１１１）メモリーのＷＡ Ｉ Ｔ数、及び、制御
信号のタイミングの最適化を行なう。
１０，１１１）メモリーのＷＡ Ｉ Ｔ数、及び、制御
信号のタイミングの最適化を行なう。
第１図の本発明のフロチャートは］例であり、ＷＡ Ｉ
Ｔ数、Ｂａｎｋの決定においては、その他二分検索法
等も用いてもよい。
Ｔ数、Ｂａｎｋの決定においては、その他二分検索法
等も用いてもよい。
本発明のコンピュータ装置での制御信号のタイミン，グ
のコントロール（第１図１０５）を第２図に示すように
、バッファゲート２０４による遅延を用いることにより
最適化を計る。すなわち、第２図、第３図に示すように
メモリーのＲ．ｅａｄＷｒｉｔｅ信号ＭＥＭ２０１によ
り、制御信号のタイミングＲＡＳ （２０２） 、ＣＡ
Ｓ （２０３）の信号が決定される。これらの信号の最
適化において、Ｐａｒｉｔｙ Ｃｈｅｃｋの起きる、
信号幅の最大、最小時間を各々の制御信号において、セ
レクタ−（２０５、２０６）等を用いて、最大一最小時
間範囲内に、制御信号のタイミングをメモリーの温度特
性等に応じて、調整することにより行なわれる。
のコントロール（第１図１０５）を第２図に示すように
、バッファゲート２０４による遅延を用いることにより
最適化を計る。すなわち、第２図、第３図に示すように
メモリーのＲ．ｅａｄＷｒｉｔｅ信号ＭＥＭ２０１によ
り、制御信号のタイミングＲＡＳ （２０２） 、ＣＡ
Ｓ （２０３）の信号が決定される。これらの信号の最
適化において、Ｐａｒｉｔｙ Ｃｈｅｃｋの起きる、
信号幅の最大、最小時間を各々の制御信号において、セ
レクタ−（２０５、２０６）等を用いて、最大一最小時
間範囲内に、制御信号のタイミングをメモリーの温度特
性等に応じて、調整することにより行なわれる。
以上述べた様に本発明は、コンピュータ装置において、
ＣＰＵへのメモリーのＷＡ Ｉ Ｔ数、及び、メモリー
の制御信号のタイミングをメモリーアドレスに応じて、
変えることにより、メモリーのアクセス時間を最小にで
き、コンピュータ装置の実行速度を最大限に向上できる
という効果を存する。
ＣＰＵへのメモリーのＷＡ Ｉ Ｔ数、及び、メモリー
の制御信号のタイミングをメモリーアドレスに応じて、
変えることにより、メモリーのアクセス時間を最小にで
き、コンピュータ装置の実行速度を最大限に向上できる
という効果を存する。
さらに、メモリーの制御信号のタイミングの最適化を計
ることにより、温度特性のよい信頼性あるシステムを構
築できるという効果を有する。
ることにより、温度特性のよい信頼性あるシステムを構
築できるという効果を有する。
第２図のコン］・ロール回路のタイミング図。第４図は
、メモリー制御信号のタイミング図。第５図は、ＣＰＵ
のＷＡＩＴタイミング図。
、メモリー制御信号のタイミング図。第５図は、ＣＰＵ
のＷＡＩＴタイミング図。
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 鈴 木 喜三郎（他１名）
第１図は、本発明のコンピュータ装置のフローチャート
。第２図は、メモリー制御信号のタイミングコントロー
ル回路のブロック図。第３図は、第 ３ ｚ 第１図 ％ｃｌ： 艷クノレａ．−１＝間 ｔＩ？ｌＡＳ哨−Ｂアクｔ７吐聞 ｔ踵イ，函−Ｇ蓮Ｍ澗 ｔｃＡ録− δ母アクとス吐聞 今 阻
。第２図は、メモリー制御信号のタイミングコントロー
ル回路のブロック図。第３図は、第 ３ ｚ 第１図 ％ｃｌ： 艷クノレａ．−１＝間 ｔＩ？ｌＡＳ哨−Ｂアクｔ７吐聞 ｔ踵イ，函−Ｇ蓮Ｍ澗 ｔｃＡ録− δ母アクとス吐聞 今 阻
Claims (4)
- （１）コンピュータ装置において、メモリーのサイクル
時間に応じて、ＣＰＵへのメモリーのＷＡＩＴ数、及び
メモリーの制御信号のタイミングを変えることを特徴と
するコンピュータ装置。 - （２）前記メモリーのＷＡＩＴ数及び制御信号のタイミ
ングをＰＯＷＥＲ−ＯＮ後に自動的に決定することを特
徴とする請求項１記載のコンピュータ装置。 - （３）前記メモリーのＷＡＩＴ数及び制御信号のタイミ
ングを適当なメモリーアドレスに応じて決定することを
特徴とする請求項１記載のコンピュータ装置。 - （４）前記メモリーの制御信号のタイミングをバッファ
ゲートを用いて最適化を設ることを特徴とする請求項１
記載のコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116907A JPH02294856A (ja) | 1989-05-10 | 1989-05-10 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116907A JPH02294856A (ja) | 1989-05-10 | 1989-05-10 | コンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294856A true JPH02294856A (ja) | 1990-12-05 |
Family
ID=14698597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116907A Pending JPH02294856A (ja) | 1989-05-10 | 1989-05-10 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294856A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182280A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | マイクロプロセッサ |
| WO2016048586A1 (en) * | 2014-09-23 | 2016-03-31 | Intel Corporation | Selectable memory access time |
-
1989
- 1989-05-10 JP JP1116907A patent/JPH02294856A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182280A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | マイクロプロセッサ |
| WO2016048586A1 (en) * | 2014-09-23 | 2016-03-31 | Intel Corporation | Selectable memory access time |
| US9646660B2 (en) | 2014-09-23 | 2017-05-09 | Intel Corporation | Selectable memory access time |
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