KR20020088046A - 메모리 가속기, 가속 방법과 관련된 인터페이스 카드 및마더보드 - Google Patents

메모리 가속기, 가속 방법과 관련된 인터페이스 카드 및마더보드 Download PDF

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KR20020088046A
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KR
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memory
memory bus
accelerator
data
system device
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KR1020010054647A
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우쿤호
추앙하이펭
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리드텍 리서치 인코포레이티드
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Abstract

메모리 가속기와 관련된 인터페이스 카드 및 마더보드가 제공된다. 상기 메모리 가속기는 메모리 버스 가속 시스템 장치 및 메모리 버스 가속기를 구비한다. 상기 메모리 버스 가속 시스템 장치는 칩셋 및 상기 메모리 버스 가속기 사이에서 신호들을 처리한다. 상기 메모리 버스 가속기는 데이터 전송과 수신을 행하기 위하여 상기 메모리 버스 가속 시스템 장치로부터 신호들을 수신하고 대응 메모리를 가지고 데이터 변환을 수행한다. 메모리 액세스 속도를 증가시키는 방법은 상기 메모리 버스 가속기들이 상기 액세스 명령에 따라 액세스 사이클내에 순차적으로 데이터에 액세스하고 대응 메모리를 가지고 데이터 액세스 동작을 수행할 수 있도록 상기 액세스 사이클내에 액세스 명령을 제공하는 단계를 포함한다.

Description

메모리 가속기, 가속 방법과 관련된 인터페이스 카드 및 마더보드{Memory accelerator, acceleration method and associated interface card and motherboard}
본 발명은 메모리 장치, 동작 방법 및 관련된 인터페이스 카드와 마더보드에 관한 것이다. 특히 본 발명은 메모리 가속기, 가속 방법 및 관련된 인터페이스 카드와 마더보드에 관한 것이다.
컴퓨터 제조 및 패키징 기술들에 있어서의 빠른 진전으로 인하여, 중앙처리장치(central processing unit, CPU)의 처리 속도는 무어(Moore)의 성장 법칙을 따르는데, 게다가 칩의 크기도 감소된다. 이러한 가속화된 성장에도 불구하고, 메모리 속도는 마이크로프로세서에 의해 요구되는 대역폭 레벨에 거의 도달할 수 없다. 따라서, 전체 시스템의 동작 효율을 증가시키기 위한 여지가 아직 존재한다. 바꾸어 말하면, 비록 메모리 저장 용량이 증가되도록 더 많은 메모리가 상기 시스템에부가될지라도, 상기 전체 시스템의 대역폭에 관한 전체적인 효과는 극미하다.
본 발명이 이루고자 하는 기술적 과제는, 각 부가적인 메모리 모듈이 동작 속도를 증가시킬 수 있도록 메모리의 데이터 대역폭을 증가시킬 수 있는 메모리 가속기, 가속 방법 및 관련된 인터페이스 카드와 마더보드를 제공하는 것이다. 따라서, 시스템의 동작 속도 뿐만 아니라 메모리 저장 용량도 각 부가적인 메모리 모듈을 위해 증가된다.
도 1은 본 발명의 바람직한 일 실시예에 의한 메모리 가속기의 블록도이다.
도 2는 본 발명의 바람직한 일 실시예에 의한 메모리 가속기의 부분을 도시한 블록도이다.
도 3은 본 발명의 바람직한 일 실시예에 의한 메모리 버스 가속 시스템 장치의 블록도이다.
도 4는 본 발명의 바람직한 일 실시예에 의한 SDRAM 버스 가속기의 블록도이다.
도 5는 본 발명의 바람직한 일 실시예에 의한 DDR SDRAM 버스 가속기의 블록도이다.
도 6은 본 발명의 바람직한 일 실시예에 의한 메모리 가속기의 블록도이다.
도 7은 본 발명의 바람직한 일 실시예에 의한 다른 메모리 가속기의 블록도이다.
도 8은 본 발명의 바람직한 일 실시예에 의한 메모리 성능을 증가시키는 방법을 도시한 순서도이다.
도 9a는 본 발명의 바람직한 일 실시예에 의한 기입 동작에서 한 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 9b는 본 발명의 바람직한 일 실시예에 의한 독출 동작에서 한 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 10a는 본 발명의 바람직한 일 실시예에 의한 기입 동작에서 두 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 10b는 본 발명의 바람직한 일 실시예에 의한 독출 동작에서 두 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 11a는 본 발명의 바람직한 일 실시예에 의한 기입 동작에서 세 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 11b는 본 발명의 바람직한 일 실시예에 의한 독출 동작에서 세 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 12a는 본 발명의 바람직한 일 실시예에 의한 기입 동작에서 네 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 12b는 본 발명의 바람직한 일 실시예에 의한 독출 동작에서 네 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 13a는 본 발명의 바람직한 일 실시예에 의한 기입 동작에서 한 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 13b는 본 발명의 바람직한 일 실시예에 의한 독출 동작에서 한 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 14a는 본 발명의 바람직한 일 실시예에 의한 기입 동작에서 두 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 14b는 본 발명의 바람직한 일 실시예에 의한 독출 동작에서 두 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 15a는 본 발명의 바람직한 일 실시예에 의한 기입 동작에서 두 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 15b는 본 발명의 바람직한 일 실시예에 의한 독출 동작에서 두 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 16a는 본 발명의 바람직한 일 실시예에 의한 기입 동작에서 세 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 16b는 본 발명의 바람직한 일 실시예에 의한 독출 동작에서 세 그룹의 메모리 버스 가속기들을 위한 타이밍도이다.
도 17은 본 발명의 바람직한 일 실시예에 의한 제1 유형의 메모리 버스 가속기를 이용한 마더보드를 도시한 블록도이다.
도 18은 본 발명의 바람직한 일 실시예에 의한 제2 유형의 메모리 버스 가속기를 이용한 마더보드를 도시한 블록도이다.
도 19는 본 발명의 바람직한 일 실시예에 의한 제3 유형의 메모리 버스 가속기를 이용한 마더보드를 도시한 블록도이다.
도 20은 본 발명의 바람직한 일 실시예에 의한 제4 유형의 메모리 버스 가속기를 이용한 마더보드를 도시한 블록도이다.
도 21은 본 발명의 바람직한 일 실시예에 의한 제5 유형의 메모리 버스 가속기를 이용한 마더보드를 도시한 블록도이다.
도 22는 본 발명의 바람직한 일 실시예에 의한 제6 유형의 메모리 버스 가속기를 이용한 마더보드를 도시한 블록도이다.
도 23은 본 발명의 바람직한 일 실시예에 의한 제1 유형의 메모리 버스 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다.
도 24는 본 발명의 바람직한 일 실시예에 의한 제2 유형의 메모리 버스 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다.
도 25는 본 발명의 바람직한 일 실시예에 의한 제3 유형의 메모리 버스 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다.
도 26은 본 발명의 바람직한 일 실시예에 의한 제4 유형의 메모리 버스 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다.
도 27은 본 발명의 바람직한 일 실시예에 의한 제5 유형의 메모리 버스 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다.
도 28은 본 발명의 바람직한 일 실시예에 의한 제6 유형의 메모리 버스 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다.
도 29는 본 발명의 바람직한 일 실시예에 의한 제1 유형의 메모리 버스 가속기를 이용한 인터페이스 카드를 도시한 블록도이다.
도 30은 본 발명의 바람직한 일 실시예에 의한 제2 유형의 메모리 버스 가속기를 이용한 인터페이스 카드를 도시한 블록도이다.
도 31은 본 발명의 바람직한 일 실시예에 의한 제3 유형의 메모리 버스 가속기를 이용한 인터페이스 카드를 도시한 블록도이다.
도 32는 본 발명의 바람직한 일 실시예에 의한 제4 유형의 메모리 버스 가속기를 이용한 인터페이스 카드를 도시한 블록도이다.
도 33은 본 발명의 바람직한 일 실시예에 의한 제5 유형의 메모리 버스 가속기를 이용한 인터페이스 카드를 도시한 블록도이다.
도 34는 본 발명의 바람직한 일 실시예에 의한 제6 유형의 메모리 버스 가속기를 이용한 인터페이스 카드를 도시한 블록도이다.
상기 장점들 및 다른 장점들을 달성하기 위하여 그리고 본 발명의 상기 과제를 달성하기 위하여, 여기에서 구체화되고 대체적으로 설명되는 바와 같이, 본 발명은 메모리 가속기를 제공한다. 상기 메모리 가속기는 메모리 버스 가속 시스템 장치 및 메모리 버스 가속기를 구비한다. 상기 메모리 버스 가속기는 상기 메모리 버스 가속 시스템 장치에 연결된다.
상기 메모리 버스 가속 시스템 장치가 칩셋으로부터 신호들을 수신할 때, 상기 칩셋 신호는 상기 신호를 다시 제공하기 전에 전송된다. 상기 버스 가속 시스템 장치로부터 신호를 수신한 후, 상기 메모리 버스 가속기는, 상기 버스 가속 시스템 장치로부터 송신된 상기 신호에 따라 상기 메모리 버스 가속 시스템 장치 및 대응하는 메모리 사이에서 신호 변환 및 데이터 액세스 동작들을 제어한다.
상기 칩셋으로부터 데이터 액세스 명령을 수신한 후, 상기 메모리 버스 가속 시스템 장치는, 상기 메모리 버스 가속기가 대응하는 메모리 위치에서 데이터를 액세스하기 전에 상기 메모리 버스 상의 데이터에 순차적으로 액세스하도록 상기 데이터 액세스 명령에 따라 변환된 액세스 명령을 상기 메모리 버스 가속기로 출력한다.
또한 본 발명의 상기 메모리 버스 가속 시스템 장치는 데이터 펑션 장치 및 명령 상태 장치를 포함한다. 상기 명령 상태 장치는 상기 데이터 펑션 장치에 연결된다. 상기 칩셋으로부터 상기 데이터 액세스 명령과 상기 메모리 버스 가속기로부터 상기 상태를 수신한 후, 상기 명령 상태 장치는 상기 데이터 액세스 명령과 상기 메모리 버스 가속기 상태에 따라 상기 데이터 펑션 장치와 상기 메모리 버스 가속기를 제어한다. 이후, 상기 데이터 펑션 장치는 상기 칩셋과 상기 메모리 버스 가속기 사이에서 데이터 전송을 처리하고 제어한다.
또한, 본 발명의 상기 메모리 버스 가속기는 인터페이스를 통해 메모리 버스 가속 시스템 장치와 메모리 사이에서 데이터 전송 및 제어를 제공한다. 상기 메모리 인터페이스는 메모리 인터페이스 및 제어 메모리 가속기를 포함한다. 상기 제어 메모리 가속기는 상기 메모리 인터페이스에 연결된다. 메모리 버스 가속기 상태를 상기 메모리 버스 가속 시스템 장치로 전송한 후, 상기 제어 메모리 가속기는 메모리 버스 가속 시스템 장치 명령을 수신한다. 상기 메모리 인터페이스는 상기 메모리 버스 가속 시스템 장치 명령에 따라 제어된다. 이후, 상기 메모리 인터페이스는 상기 메모리 버스 가속 시스템 장치와 메모리 사이에서 데이터 전송을 처리하고 제어한다.
또한 본 발명은 메모리내의 데이터에 액세스하기 위하여 메모리 버스 가속기를 활용하는 메모리 성능 가속 방법을 제공한다. 상기 방법은 액세스 사이클 동안 액세스 명령을 제공하는 단계, 상기 액세스 명령에 따라 상기 액세스 사이클 동안 데이터에 순차적으로 액세스할 것을 상기 메모리 버스 가속기에 명령하는 단계 및 대응하는 메모리 위치내의 데이터에 액세스하는 단계를 포함한다.
말하자면, 본 발명은 칩셋과 메모리 사이에서 트랜잭션들을 제어하기 위하여 상기 메모리 버스 가속 시스템 장치와 상기 메모리 버스 가속기를 활용한다. 하나의 액세스 사이클내에, 더 많은 SDRAM 또는 DDR SDRAM이 메모리 용량을 증가시키기 위해 부가될 때, 상기 메모리의 동작 속도도 증가되도록, 복수의 메모리 버스 가속기들이 메모리내의 데이터에 순차적으로 액세스한다. 더욱이, 상기 부가적인 메모리 유니트들은 상기 칩셋의 동작 속도를 저하시키지 않을 것이다.
전술한 일반적인 설명과 다음의 상세한 설명은 예시적인 것이고, 청구되는 바와 같이 본 발명의 추가 설명을 제공할 것이라는 것은 이해되어야 한다.
첨부된 도면들은 본 발명의 더 나은 이해를 제공하기 위하여 포함되고, 본 명세서에 통합되며, 본 명세성의 일부를 구성한다. 상기 도면들은 본 발명의 실시예들을 도해한 것이고, 설명과 함께, 본 발명의 원리들을 설명하는데 도움이 된다.
이제 예들이 첨부된 도면들에 도해된, 본 발명의 바람직한 실시예들에 대해 상세히 언급될 것이다. 가능한 곳은 어디든지, 동일한 또는 유사한 부분들을 지칭하기 위하여 상기 도면들과 설명에서 동일한 참조번호들이 사용된다.
도 1은 본 발명의 일 실시예에 의한 메모리 가속기의 블록도이다. 도 1에 도시된 바와 같이, 본 발명의 상기 메모리 가속기는 메모리 버스 가속기들(104, 106및 108)을 포함하는, 메모리 버스 가속 시스템 장치(10)와 메모리 가속기(110)의 두개의 주요 부분들로 분할될 수 있다. 상기 메모리 버스 가속기들(104, 106 및 108)은 각각 RDRAM(12), SDRAM(14) 및 DDR SDRAM(16)과 같은 상이한 동작 속도들을 구비한 메모리에 적용될 수 있다.
도 2는 본 발명의 바람직한 일 실시예에 의한 상기 메모리 가속기의 부분을 도시한 블록도이다. 우선, 메모리 버스 가속 시스템 장치(20)는 칩셋 신호를 수신한다. 상기 칩셋 신호의 신호 변환이 행해진다. 그러므로, 상기 메모리 버스 가속기(22)는 상기 버스 가속 시스템 장치(20)로부터 상기 변환된 칩셋 신호를 입수한다. 상기 메모리 버스 가속 시스템 장치(20)로부터 상기 변환된 칩셋 신호에 따라, 데이터를 전송 또는 수신하는 것에 대한 결정이 내려진다. 마지막으로, 대응하는 메모리와의 데이터 액세스가 행해진다. 상기 메모리 버스 가속기(22)는 상기 메모리 버스 가속 시스템 장치(20)에 연결된다. 예를 들어, 상기 메모리 버스 가속 시스템 장치(20)가 상기 칩셋으로부터 데이터 액세스 명령을 수신할 때, 상기 메모리 버스 가속 시스템 장치(20)는 상기 데이터 액세스 명령을 액세스 명령으로 변환하고 상기 액세스 명령을 상기 메모리 버스 가속기(22)로 출력한다. 따라서, 상기 메모리 버스 가속기(22)는 상기 메모리 버스 상의 데이터에 순차적으로 액세스 할 수 있다. 마지막으로, 상기 메모리 버스 가속기(22)와 대응 메모리 사이의 데이터 액세스가 행해진다. 칩셋에 대한 응용은 차치하고, 전술한 발명은 인터페이스 칩에 또한 적용될 수 있다는 것에 주목하라.
도 3은 본 발명의 바람직한 일 실시예에 의한 메모리 버스 가속 시스템 장치의 블록도이다. 도 3에 도시된 바와 같이, 상기 메모리 버스 가속 시스템 장치(30)는 명령 상태 장치(302)와 데이터 펑션 장치(304)의 두개의 주요 부분들로 분할될 수 있다. 상기 명령 상태 장치(302)가 상기 칩셋으로부터 명령들과 상기 메모리 버스 가속기(30)로부터 상태 데이터를 수신하기 때문에, 상기 데이터 펑션 장치(304)와 상기 메모리 버스 가속기(30)는 상기 칩셋 명령 및 메모리 버스 가속기 상태에 따라 제어된다. 그후, 상기 데이터 펑션 장치(304)는 상기 칩셋과 상기 메모리 버스 가속기 사이에서 데이터 전송과 어떤 동작들에 대한 제어를 제공한다. 예를 들어, 상기 명령 상태 장치(302)가 상기 칩셋으로부터 기입 데이터 명령과 상기 메모리 버스 가속기(30)로부터 상태 데이터를 수신할 때, 상기 기입 명령은 상기 데이터 펑션 장치(304)를 제어하기 위하여 상기 메모리 버스 가속기(30)로 출력된다. 상기 데이터 펑션 장치(304)는 상기 칩셋과 상기 메모리 버스 가속기(30)와 함께 메모리에 데이터를 기입하기 위하여 데이터 기입 동작을 개시한다.
도 4는 본 발명의 바람직한 일 실시예에 의한 SDRAM 버스 가속기의 블록도이다. 상기 메모리 버스 가속기를 더 잘 설명하기 위하여, 상기 메모리는 SDRAM이다. 본 실시예에서, 메모리 가속기(40)는, 제어 메모리 가속기(400)와 SDRAM 인터페이스(402)의 두개의 주요 부분들로 분할될 수 있다. 우선, 상기 제어 메모리 가속기(400)는 상기 메모리 버스 가속기(400)의 현재 상태를 상기 메모리 버스 가속 시스템 장치(42)로 전송하고 상기 메모리 버스 가속 시스템 장치(42)로부터 명령들을 수신한다. 상기 메모리 버스 가속 시스템 장치(42)로부터 송신된 상기 명령들에 따라, 상기 SDRAM 인터페이스(402)가 제어된다. 이후, 상기 SDRAM인터페이스(402)는 상기 메모리 버스 가속기(400)와 SDRAM(44) 사이에서 어떤 데이터 전송도 제어하고 처리한다.
상기 제어 메모리 가속기(400)는 추가로 명령 상태 장치(4000)와 데이터 펑션 장치(4002)의 두개의 부분들로 분할될 수 있다. 상기 명령 상태 장치(4000)는 상기 메모리 버스 가속기(40)의 상태 데이터를 상기 메모리 버스 가속 시스템 장치(42)로 전송하고 상기 메모리 버스 가속 시스템 장치(42)로부터 명령들을 수신한다. 상기 메모리 버스 가속 시스템 장치(42)로부터의 명령들에 따라, 상기 SDRAM 인터페이스(402)와 상기 데이터 펑션 장치(4002)가 제어된다. 이후, 상기 데이터 펑션 장치(4002)는 상기 메모리 버스 가속 시스템 장치(42)와 상기 SDRAM 인터페이스(402) 사이에서 어떤 데이터 전송도 제어하고 처리한다.
상기 SDRAM 인터페이스(402)는 추가로 SDR 명령 장치(4020)와 SDR 데이터 장치(4022)의 두개의 부분들로 분할될 수 있다. 상기 메모리 버스 가속기(400)로부터 명령들을 수신한 후, 상기 SDR 명령 장치(4020)는 상기 메모리 버스 가속기(400)로부터의 상기 명령들에 따라 메모리 제어 신호를 상기 SDRAM(44)에 출력한다. 상기 메모리 제어 신호를 수신한 후, 상기 SDRAM(44)은 상기 SDR 데이터 장치(4022)와 함께 데이터 전송과 제어 펑션을 제공한다. 그후, 또한 상기 SDR 데이터 장치(4022)와 상기 메모리 버스 가속기(400)는 함께 데이터 전송과 제어 펑션들을 제공한다.
도 5는 본 발명의 바람직한 일 실시예에 의한 DDR SDRAM 버스 가속기의 블록도이다. 상기 메모리 버스 가속기를 더 잘 설명하기 위하여, 상기 메모리는 DDRSDRAM이다. 본 실시예에서, 메모리 가속기(50)는, 제어 메모리 가속기(500)와 DDR SDRAM 인터페이스(502)의 두개의 주요 부분들로 분할될 수 있다. 우선, 상기 제어 메모리 가속기(500)는 상기 메모리 버스 가속기(500)의 현재 상태를 상기 메모리 버스 가속 시스템 장치(52)로 전송한다. 상기 메모리 버스 가속 시스템 장치(52)로부터 송신된 상기 명령들에 따라, 상기 DDR SDRAM 인터페이스(502)가 제어된다. 이후, DDR SDRAM 인터페이스(502)는 상기 메모리 버스 가속기(500)와 상기 DDR SDRAM 인터페이스(54) 사이에서 어떤 데이터 전송도 제어하고 처리한다.
상기 제어 메모리 가속기(500)는 추가로 명령 상태 장치(5000)와 데이터 펑션 장치(5002)의 두개의 부분들로 분할될 수 있다. 상기 명령 상태 장치(5000)는 상기 메모리 버스 가속기(50)의 상태 데이터를 상기 메모리 버스 가속 시스템 장치(52)로 전송하고 상기 메모리 버스 가속 시스템 장치(52)로부터 명령들을 수신한다. 상기 메모리 버스 가속 시스템 장치(52)로부터의 명령들에 따라, 상기 DDR SDRAM 인터페이스(502)와 상기 데이터 펑션 장치(5002)가 제어된다. 이후, 상기 데이터 펑션 장치(5002)는 상기 메모리 버스 가속 시스템 장치(52)와 상기 DDR SDRAM 인터페이스(502) 사이에서 어떤 데이터 전송도 제어하고 처리한다.
상기 DDR SDRAM 인터페이스(502)는 추가로 DDR 명령 장치(5020)와 DDR 데이터 장치(5022)의 두개의 부분들로 분할될 수 있다. 상기 메모리 버스 가속기(500)로부터 명령들을 수신한 후, 상기 DDR 명령 장치(5020)는 상기 메모리 버스 가속기(500)로부터의 상기 명령들에 따라 메모리 제어 신호를 상기 DDR SDRAM(54)에 출력한다. 상기 메모리 제어 신호를 수신한 후, 상기 DDR SDRAM(54)은 상기 DDR데이터 장치(5022)와 함께 데이터 전송과 제어 펑션을 제공한다. 그후, 또한 상기 DDR 데이터 장치(5022)와 상기 메모리 버스 가속기(500)는 함께 데이터 전송과 제어 펑션들을 제공한다.
본 실시예에서, SDRAM 및 DDR SDRAM은 메모리의 예로서 적합하다. 사실상, 이러한 기술들에 익숙한 어떤 사람도 본 발명이 많은 유형의 메모리들에 적용될 수 있다는 것을 알지도 모른다. 예를 들어, SDRAM을 동작시키는 메모리 인터페이스는 SDRAM 인터페이스이고, SDRAM을 동작시키는 메모리 명령 장치는 SDR 명령 장치이며, SDRAM을 동작시키는 메모리 데이터 장치는 SDR 데이터 장치이다.
도 6은 본 발명의 바람직한 일 실시예에 의한 메모리 가속기의 블록도이다. 우선, 상기 메모리 가속기(60)내의 제어 메모리 가속기(600)는 상기 제어 메모리 가속기(600)의 현재 상태를 상기 메모리 버스 가속 시스템 장치(62)로 전송하고 상기 메모리 버스 가속 시스템 장치(62)로부터 명령들을 수신한다. 상기 메모리 버스 가속 시스템 장치(62)로부터의 상기 명령들에 따라 메모리 어레이(602)가 제어된다.
상기 제어 메모리 가속기(600)는 추가로 명령 상태 장치(6000)와 데이터 펑션 장치(6002)의 두개의 부분들로 분할될 수 있다. 상기 메모리 버스 가속기(60)의 상태 데이터를 상기 메모리 버스 가속 시스템 장치(62)로 전송한 후, 상기 명령 상태 장치(6000)는 상기 메모리 버스 가속 시스템 장치(62)로부터 명령들을 수신한다. 상기 메모리 버스 가속 시스템 장치(62)로부터의 명령들은, 상기 데이터 펑션 장치(6002)와 상기 메모리 버스 가속 시스템 장치(62)가 함께 데이터 전송을 제어하도록 상기 메모리 어레이(602)와 상기 데이터 펑션 장치(6002)를 제어하는데 적합하다.
도 7은 본 발명의 바람직한 일 실시예에 의한 다른 메모리 가속기의 블록도이다. 도 7의 메모리 가속기는 10개의 채널들을 구비한다. 데이터 속도에 있어서 1배 증가를 구비한 메모리 버스 가속기(72)가 또한 통합될 때, 전체 구조의 데이터 전송 속도는 1배 증가한다. 데이터 속도에 있어서 2배 증가를 구비한 메모리 버스 가속기(74)가 부가될 때, 전체 구조의 데이터 전송 속도는 3배 증가한다. 데이터 속도에 있어서 4배 증가를 구비한 메모리 버스 가속기(76)가 더 부가될 때, 전체 구조의 데이터 전송 속도는 7배 증가한다. 따라서, 상기 메모리 가속기의 데이터 전송 속도는 상기 메모리 버스의 기술 또는 처리 속도가 개선됨에 따라 증가할지도 모른다.
전술한 장치들의 동작에 따라, 메모리 동작 속도를 고속화하기 위한 방법이 생성된다. 도 8은 본 발명의 바람직한 일 실시예에 의한 메모리 성능을 증가시키는 방법을 도시한 순서도이다. 상기 방법은 메모리 버스 가속기를 통해 메모리 유니트내의 데이터에 액세스하는 단계를 포함한다. 전체 액세스 사이클을 실행하는 단계(S800)는 S802와 S804의 두개의 단계들로 세분될 수 있다. 단계 S802에서, 액세스 명령들이 제공된다. 단계 S804에서, 상기 메모리 버스 가속기는 액세스 명령들에 따라 상기 액세스 사이클(S800)내에 데이터에 순차적으로 액세스하고 대응 메모리와 데이터 액세스 동작들을 수행한다.
메모리 가속기가 시스템의 데이터 액세스 속도를 어떻게 증가시킬 수 있는지를 설명하기 위하여, 4채널 메모리 가속기의 타이밍도들이 다음에 표시되고 설명된다.
도 9a는 본 발명에 의한 데이터 기입 동작에서 한 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 기입 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 단지 한 그룹의 메모리 버스를 사용하고 상기 메모리가 SDRAM인 경우, 데이터 D0가 상기 데이터 버스 상에 나타날 것이다. 상기 데이터 D0가 상기 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D0는 상기 SDRAM에 기입된다.
도 9b는 본 발명에 의한 데이터 독출 동작에서 한 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 독출 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 단지 한 그룹의 메모리 버스를 사용하고 상기 메모리가 SDRAM인 경우, 상기 메모리 버스 가속기는 상기 SDRAM으로부터 데이터 D0를 복구하고 상기 데이터 D0를 상기 데이터 버스로 전송한다.
도 10a는 본 발명에 의한 데이터 기입 동작에서 두 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 기입 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 두 그룹의 메모리 버스를 사용하고 상기 메모리가 SDRAM인 경우, 데이터 D0 및 D1이 상기 데이터 버스들 상에 나타날 것이다. 상기 데이터 D0가 제1 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D0는 상기 SDRAM에 기입된다. 유사하게, 상기 데이터 D1이 제2 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D1은 상기 SDRAM에 기입된다. 예를 들어, 칩셋은 데이터 기입 명령을 내린다. 상기 메모리 버스 가속 시스템 장치가 상기 데이터 기입 명령을 수신할 때, 기입 명령이 상기 제1 메모리 버스 가속기와 상기 제2 메모리 버스 가속기로 출력된다. 상기 제1 메모리 버스 가속기내의 상기 명령 상태 장치와 상기 제2 메모리 버스 가속기내의 상기 명령 상태 장치는 상기 기입 명령을 수신하고 기입 명령을 상기 데이터 펑션 버스와 상기 SDR 명령 장치에 각각 다시 제공한다. 상기 SDR 명령 장치는 상기 데이터 기입 동작에 대비하여 기입 명령을 대응 SDRAM에 내린다. 데이터 D0 및 D1이 상기 칩셋을 통해 상기 데이터 버스에 기입된다. 그후, 상기 제1 메모리 버스 가속기의 상기 데이터 펑션 장치와 상기 제2 메모리 버스 가속기의 상기 데이터 펑션 장치는 상기 데이터 버스들로부터 순차적으로 데이터를 가져오고 상기 SDR 데이터 장치를 통해 상기 SDRAM에 상기 데이터를 기입한다.
도 10b는 본 발명에 의한 데이터 독출 동작에서 두 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 독출 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 두 그룹의 메모리 버스를 사용하고 상기 메모리가 SDRAM인 경우, 상기 제2 메모리 버스 가속기가 상기 SDRAM으로부터 데이터 D1을 복구하는 동안 상기 제1 메모리 버스 가속기는 상기 SDRAM으로부터 데이터 D0를 복구한다. 상기 데이터 D0 및 D1은 순차적으로 상기 데이터 버스로 전송된다. 예를 들어, 칩셋은 데이터 독출 명령을 내린다. 상기 메모리 버스 가속 시스템 장치가 상기 데이터 독출 명령을 수신할 때, 독출 명령이 상기 제1 메모리 버스 가속기와 상기 제2 메모리 버스 가속기로 출력된다. 상기 제1 메모리 버스 가속기내의 상기 명령 상태장치와 상기 제2 메모리 버스 가속기 장치내의 상기 명령 상태 장치는 상기 독출 명령을 수신하고 독출 명령을 상기 데이터 펑션 버스와 상기 SDR 명령 장치에 각각 다시 제공한다. 상기 SDR 명령 장치가 대응 SDRAM에 독출 명령을 내리는 반면에 대응 SDRAM은 상기 SDR 데이터 장치를 통해 데이터를 상기 데이터 펑션 장치에 공급한다. 그후, 상기 데이터 펑션 장치는 데이터 D0 및 D1을 상기 데이터 버스에 순차적으로 전송한다.
도 11a는 본 발명에 의한 데이터 기입 동작에서 세 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 기입 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 세 그룹의 메모리 버스들을 사용하고 상기 메모리가 SDRAM인 경우, 데이터 D0, D1 및 D2가 상기 데이터 버스들 상에 나타날 것이다. 상기 데이터 D0가 제1 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D0는 상기 SDRAM에 기입된다. 상기 데이터 D1이 제2 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D1은 상기 SDRAM에 기입된다. 유사하게, 상기 데이터 D2가 제3 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D2는 상기 SDRAM에 기입된다.
도 11b는 본 발명에 의한 데이터 독출 동작에서 세 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 독출 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 세 그룹의 메모리 버스들을 사용하고 상기 메모리가 SDRAM인 경우, 상기 제1 메모리 버스 가속기는 상기 SDRAM으로부터 데이터 D0를 복구하고, 상기 제2 메모리 버스 가속기는 상기 SDRAM으로부터 데이터 D1을 복구하며, 상기 제3 메모리 버스 가속기는 상기 SDRAM으로부터 데이터 D2을 복구한다. 그러므로, 데이터 D0, D1 및 D2는 순차적으로 상기 데이터 버스로 전송된다.
도 12a는 본 발명에 의한 데이터 기입 동작에서 네 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 기입 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 네 그룹의 메모리 버스들을 사용하고 상기 메모리가 SDRAM인 경우, 데이터 D0, D1, D2 및 D3가 상기 데이터 버스들 상에 나타날 것이다. 상기 데이터 D0가 제1 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D0는 상기 SDRAM에 기입된다. 상기 데이터 D1이 제2 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D1은 상기 SDRAM에 기입된다. 상기 데이터 D2가 제3 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D2는 상기 SDRAM에 기입된다. 상기 데이터 D3가 제4 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D3는 상기 SDRAM에 기입된다.
도 12b는 본 발명에 의한 데이터 독출 동작에서 네 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 독출 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 네 그룹의 메모리 버스들을 사용하고 상기 메모리가 SDRAM인 경우, 상기 제1 메모리 버스 가속기는 상기 SDRAM으로부터 데이터 D0를 복구하고, 상기 제2 메모리 버스 가속기는 상기 SDRAM으로부터 데이터 D1을 복구하며, 상기 제3 메모리 버스 가속기는 상기 SDRAM으로부터 데이터 D2을 복구하고, 상기 제4 메모리 버스 가속기는 상기 SDRAM으로부터 데이터 D3을 복구한다. 그러므로, 데이터 D0, D1, D2 및 D3는 순차적으로 상기 데이터 버스로 전송된다.
도 13a는 본 발명에 의한 데이터 기입 동작에서 한 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 기입 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 단지 한 그룹의 메모리 버스를 사용하고 상기 메모리가 DDR SDRAM인 경우, 데이터 D0 및 D1이 상기 데이터 버스 상에 나타날 것이다. 상기 데이터 D0 및 D1이 상기 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D0 및 D1은 상기 DDR SDRAM에 기입된다.
도 13b는 본 발명에 의한 데이터 독출 동작에서 한 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 독출 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 단지 한 그룹의 메모리 버스를 사용하고 상기 메모리가 DDR SDRAM인 경우, 상기 메모리 버스 가속기는 상기 DDR SDRAM으로부터 데이터 D0 및 D1을 복구하고 상기 데이터 D0 및 D1을 상기 데이터 버스로 전송한다.
도 14a는 본 발명에 의한 데이터 기입 동작에서 두 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 기입 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 두 그룹의 메모리 버스를 사용하고 상기 메모리가 DDR SDRAM인 경우, 데이터 D0, D1, D2 및 D3가 상기 데이터 버스들 상에 나타날 것이다. 상기 데이터 D0 및 D1이 제1 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D0 및 D1은 상기 DDR SDRAM에 기입된다. 유사하게, 상기 데이터 D2 및 D3가 제2 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D2 및 D3가 상기 DDR SDRAM에 기입된다.
도 14b는 본 발명에 의한 데이터 독출 동작에서 두 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 독출 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 두 그룹의 메모리 버스를 사용하고 상기 메모리가 DDR SDRAM인 경우, 상기 제1 메모리 버스 가속기는 상기 DDR SDRAM으로부터 데이터 D0 및 D1을 복구하고 상기 데이터 D0 및 D1을 상기 데이터 버스로 전송한다. 유사하게, 상기 제2 메모리 버스 가속기는 상기 DDR SDRAM으로부터 데이터 D2 및 D3을 복구하고 상기 데이터 D2 및 D3을 상기 데이터 버스로 전송한다.
도 15a는 본 발명에 의한 데이터 기입 동작에서 두 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 기입 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 두 그룹의 메모리 버스를 사용하고 상기 메모리가 SDRAM 및 DDR SDRAM인 경우, 데이터 D0, D1 및 D2가 상기 데이터 버스들 상에 나타날 것이다. 상기 데이터 D0 및 D1이 제1 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D0 및 D1은 상기 DDR SDRAM에 기입된다. 유사하게, 상기 데이터 D2가 제2 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D2가 상기 SDRAM에 기입된다.
도 15b는 본 발명에 의한 데이터 독출 동작에서 두 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 독출 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 두 그룹의 메모리 버스를 사용하고 상기 메모리가 SDRAM 및 DDR SDRAM인 경우, 상기 제1 메모리 버스 가속기는 상기 DDR SDRAM으로부터 데이터 D0 및 D1을 복구하고 상기 데이터 D0 및 D1을 상기 데이터 버스로 전송한다. 유사하게, 상기 제2 메모리 버스 가속기는 상기 SDRAM으로부터 데이터 D2를 복구하고 상기 데이터 D2를 상기 데이터 버스로 전송한다.
도 16a는 본 발명에 의한 데이터 기입 동작에서 세 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 기입 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 세 그룹의 메모리 버스를 사용하고 상기 메모리가 2 세트의 SDRAM 및 1 세트의 DDR SDRAM인 경우, 데이터 D0, D1, D2 및 D3가 상기 데이터 버스들 상에 나타날 것이다. 상기 데이터 D0가 제1 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D0는 상기 제1 세트의 SDRAM에 기입된다. 상기 데이터 D1 및 D2가 제2 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D1 및 D2는 상기 DDR SDRAM에 기입된다. 유사하게, 상기 데이터 D3가 제3 메모리 버스 가속기에 의해 처리된 후, 상기 처리된 데이터 D3이 상기 제2 세트의 SDRAM에 기입된다.
도 16b는 본 발명에 의한 데이터 독출 동작에서 세 그룹의 메모리 버스 가속기들의 타이밍도이다. 상기 시스템이 독출 명령을 상기 메모리 가속기로 전송할 때, 마침 상기 시스템이 세 그룹의 메모리 버스를 사용하고 상기 메모리가 2 세트의 SDRAM 및 1 세트의 DDR SDRAM인 경우, 상기 제1 메모리 버스 가속기는 상기 제1 세트의 SDRAM으로부터 데이터 D0을 복구하고 상기 데이터 D0을 상기 데이터 버스로 전송한다. 상기 제2 메모리 버스 가속기는 상기 DDR SDRAM으로부터 데이터 D1 및 D2를 복구하고 상기 데이터 D1 및 D2를 상기 데이터 버스로 전송한다. 유사하게, 상기 제3 메모리 버스 가속기는 상기 제2 세트의 SDRAM으로부터 데이터 D3을 복구하고 상기 데이터 D3을 상기 데이터 버스로 전송한다.
메모리 버스 가속기들과 메모리의 수가 증가함에 따라 상기 시스템내의 메모리 데이터 액세스 속도가 증가된다. 더욱이, 상기 액세스 속도는 특정 유형의 메모리에 제한되지 않고 상기 메모리 버스 가속기들을 위한 상기 데이터 기입 순서는 고정되지 않는다. 도 15a, 도 15b 및 도 16a, 도 16b에 도시된 경우들은 단지 상기 명령 상태중 단지 한 상태이다.
본 발명은 예를 들어, 마더보드, 휴대형 컴퓨터 마더보드 및 인터페이스 카드를 포함하는, 많은 유형의 시스템들에 적용될 수 있다. 다음은 각 시스템의 간단한 설명이다.
도 17은 본 발명의 바람직한 일 실시예에 의한 제1 유형의 메모리 가속기를 이용한 마더보드를 도시한 블록도이다. 상기 마더보드(190)는 적어도 칩셋(1900), 메모리 버스 가속 시스템 장치(1902) 및 메모리 버스 가속기(1904)를 포함한다. 상기 메모리 버스 가속 시스템 장치(1902)는 상기 메모리 버스 가속기(1904)와 상기 칩셋(1900) 사이에서 왕복하는 신호들을 처리한다. 상기 메모리 버스 가속기(1904)는 상기 메모리 버스 가속 시스템 장치(1902)로부터 신호들을 수신하고 상기 메모리 버스 가속 시스템 장치(1902)로부터 전송된 신호 데이터에 따라 데이터 전송 또는 수신을 행한다. 상기 메모리 버스 가속기(1904)는 또한 메모리와 신호들을 교환한다.
도 18은 본 발명의 바람직한 일 실시예에 의한 제2 유형의 메모리 가속기를 이용한 마더보드를 도시한 블록도이다. 상기 시스템은 도 17에 도시된 것과 매우 유사하다. 상기 메모리 버스 가속기는 메모리 버스 가속기 슬롯(2004)과 가속기 메모리 모듈(2006)로 더 분할될 수 있다. 상기 메모리 버스 가속기 슬롯(2004)은 상기 메모리 버스 가속 시스템 장치(2002)로부터 신호들을 수신하고 그에 따라 데이터 전송 또는 수신을 행한다. 상기 메모리 버스 가속기 슬롯(2004)은 또한 상기 메모리 버스 가속 시스템 장치(2002)와 상기 가속기 메모리 모듈(2006) 사이에서 신호들을 조정하고 상기 가속기 메모리 모듈(2006)내의 데이터에 액세스한다.
도 19는 본 발명의 바람직한 일 실시예에 의한 제3 유형의 메모리 가속기를 이용한 마더보드를 도시한 블록도이다. 상기 시스템은 도 17에 도시된 것과 매우 유사하다. 그러나, 상기 메모리 버스 가속기에 부착된 메모리를 갖는 도 17의 시스템과는 달리, 상기 메모리(2106)와 상기 칩셋(2100)은 메모리 데이터가 상기 칩셋(2100)을 통해 직접 액세스될 수 있도록 함께 연결된다.
도 20은 본 발명의 바람직한 일 실시예에 의한 제4 유형의 메모리 가속기를 이용한 마더보드를 도시한 블록도이다. 상기 시스템은 도 18에 도시된 것과 매우 유사하다. 그러나, 상기 메모리 버스 가속기 슬롯에 부착된 메모리를 갖는 도 18의 시스템과는 달리, 상기 메모리(2206)와 상기 칩셋(2200)은 메모리 데이터가 상기 칩셋(2200)을 통해 직접 액세스될 수 있도록 함께 연결된다.
도 21은 본 발명의 바람직한 일 실시예에 의한 제5 유형의 메모리 가속기를 이용한 마더보드를 도시한 블록도이다. 상기 시스템은 도 17에 도시된 것과 매우 유사하다. 그러나, 상기 칩셋(2302)과 상기 메모리 버스 가속 시스템 장치(2304)는 호스트 장치(2300) 내부에 포함된다.
도 22는 본 발명의 바람직한 일 실시예에 의한 제6 유형의 메모리 가속기를이용한 마더보드를 도시한 블록도이다. 상기 시스템은 도 18에 도시된 것과 매우 유사하다. 그러나, 상기 칩셋(2402)과 상기 메모리 버스 가속 시스템 장치(2404)는 호스트 장치(2400) 내부에 포함된다.
도 23은 본 발명의 바람직한 일 실시예에 의한 제1 유형의 메모리 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다. 상기 휴대형 컴퓨터 마더보드(250)는 적어도 칩셋(2500), 메모리 버스 가속 시스템 장치(2502) 및 메모리 버스 가속기(2504)를 포함한다. 상기 메모리 버스 가속 시스템 장치(2502)는 상기 칩셋(2500)과 신호들을 전달한다. 상기 메모리 버스 가속기(2504)는 상기 메모리 버스 가속 시스템 장치(2502)로부터 신호들을 수신하고 그에 따라 데이터 전송 또는 수신을 행한다. 상기 메모리 버스 가속기(2504)는 또한 상기 메모리 버스 가속 시스템 장치(2502)와 메모리 사이에서 신호들을 처리한다.
도 24는 본 발명의 바람직한 일 실시예에 의한 제2 유형의 메모리 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다. 상기 시스템은 도 23에 도시된 것과 매우 유사하다. 상기 메모리 버스 가속기는 메모리 버스 가속기 슬롯(2604)과 가속기 메모리 모듈(2606)로 더 분할될 수 있다. 상기 메모리 버스 가속기 슬롯(2604)은 상기 메모리 버스 가속 시스템 장치(2602)로부터 신호들을 수신하고 그에 따라 데이터 전송 또는 수신을 행한다. 상기 메모리 버스 가속기 슬롯(2604)은 또한 상기 메모리 버스 가속 시스템 장치(2602)와 상기 가속기 메모리 모듈(2606) 사이에서 신호들을 조정하고 상기 가속기 메모리 모듈(2606)내의 데이터에 액세스한다.
도 25는 본 발명의 바람직한 일 실시예에 의한 제3 유형의 메모리 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다. 상기 시스템은 도 23에 도시된 것과 매우 유사하다. 그러나, 상기 메모리 버스 가속기에 부착된 메모리를 갖는 도 23의 시스템과는 달리, 상기 메모리(2706)와 상기 칩셋(2700)은 메모리 데이터가 상기 칩셋(2700)을 통해 직접 액세스될 수 있도록 함께 연결된다.
도 26은 본 발명의 바람직한 일 실시예에 의한 제4 유형의 메모리 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다. 상기 시스템은 도 24에 도시된 것과 매우 유사하다. 그러나, 상기 메모리 버스 가속기 슬롯에 부착된 메모리를 갖는 도 24의 시스템과는 달리, 상기 메모리(2808)와 상기 칩셋(2800)은 메모리 데이터가 상기 칩셋(2800)을 통해 직접 액세스될 수 있도록 함께 연결된다.
도 27은 본 발명의 바람직한 일 실시예에 의한 제5 유형의 메모리 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다. 상기 시스템은 도 23에 도시된 것과 매우 유사하다. 그러나, 상기 칩셋(2902)과 상기 메모리 버스 가속 시스템 장치(2904)는 호스트 장치(2900) 내부에 포함된다.
도 28은 본 발명의 바람직한 일 실시예에 의한 제6 유형의 메모리 가속기를 이용한 휴대형 컴퓨터 마더보드를 도시한 블록도이다. 상기 시스템은 도 24에 도시된 것과 매우 유사하다. 그러나, 상기 칩셋(3002)과 상기 메모리 버스 가속 시스템 장치(3004)는 호스트 장치(3000) 내부에 포함된다.
도 29는 본 발명의 바람직한 일 실시예에 의한 제1 유형의 메모리 가속기를 이용한 인터페이스 카드를 도시한 블록도이다. 상기 인터페이스 카드(310)는 적어도 칩셋(3100), 메모리 버스 가속 시스템 장치(3102) 및 메모리 버스 가속기(3104)를 포함한다. 상기 메모리 버스 가속 시스템 장치(3102)는 상기 메모리 버스 가속기(3104)와 상기 인터페이스 칩셋(3100) 사이에서 신호들을 처리한다. 상기 메모리 버스 가속기(3104)는 상기 메모리 버스 가속 시스템 장치(3102)로부터 신호들을 수신하고 그에 따라 데이터 전송 또는 수신을 행한다. 상기 메모리 버스 가속기(3104)는 또한 상기 메모리 버스 가속 시스템 장치(3102)와 메모리 사이에서 신호들을 처리한다.
도 30은 본 발명의 바람직한 일 실시예에 의한 제2 유형의 메모리 가속기를 이용한 인터페이스 카드를 도시한 블록도이다. 상기 시스템은 도 29에 도시된 것과 매우 유사하다. 상기 메모리 버스 가속기는 메모리 버스 가속기 슬롯(3204)과 가속기 메모리 모듈(3206)로 더 분할될 수 있다. 상기 메모리 버스 가속기 슬롯(3204)은 상기 메모리 버스 가속 시스템 장치(3202)로부터 신호들을 수신하고 그에 따라 데이터 전송 또는 수신을 행한다. 상기 메모리 버스 가속기 슬롯(3204)은 또한 상기 메모리 버스 가속 시스템 장치(3202)와 상기 가속기 메모리 모듈(3206) 사이에서 신호들을 조정하고 상기 가속기 메모리 모듈(3206)내의 데이터에 액세스한다.
도 31은 본 발명의 바람직한 일 실시예에 의한 제3 유형의 메모리 가속기를 이용한 인터페이스 카드를 도시한 블록도이다. 상기 시스템은 도 29에 도시된 것과 매우 유사하다. 그러나, 상기 메모리 버스 가속기에 부착된 메모리를 갖는 도 29의 시스템과는 달리, 상기 메모리(3306)와 상기 인터페이스 칩셋(3300)은 메모리 데이터가 상기 칩셋(3300)을 통해 직접 액세스될 수 있도록 함께 연결된다.
도 32는 본 발명의 바람직한 일 실시예에 의한 제4 유형의 메모리 가속기를 이용한 인터페이스 카드를 도시한 블록도이다. 상기 시스템은 도 30에 도시된 것과 매우 유사하다. 그러나, 상기 메모리 버스 가속기 슬롯에 부착된 메모리를 갖는 도 30의 시스템과는 달리, 상기 메모리(3408)와 상기 인터페이스 칩셋(3400)은 메모리 데이터가 상기 칩셋(3400)을 통해 직접 액세스될 수 있도록 함께 연결된다.
도 33은 본 발명의 바람직한 일 실시예에 의한 제5 유형의 메모리 가속기를 이용한 인터페이스 카드를 도시한 블록도이다. 상기 시스템은 도 29에 도시된 것과 매우 유사하다. 그러나, 상기 인터페이스 칩셋(3502)과 상기 메모리 버스 가속 시스템 장치(3504)는 호스트 장치(3500) 내부에 포함된다.
도 34는 본 발명의 바람직한 일 실시예에 의한 제6 유형의 메모리 가속기를 이용한 인터페이스 카드를 도시한 블록도이다. 상기 시스템은 도 30에 도시된 것과 매우 유사하다. 그러나, 상기 칩셋(3602)과 상기 메모리 버스 가속 시스템 장치(3604)는 호스트 장치(3600) 내부에 포함된다.
본 발명에서, 메모리 버스 가속 시스템 장치들과 메모리 버스 가속기들은 함께 칩셋과 메모리 사이에서 데이터 액세스를 제어한다. 데이터에 액세스하기 위하여 복수의 메모리 버스 가속기들을 사용하는 것은 하나의 액세스 사이클내에 상기 데이터 버스로부터 일련의 데이터에 순차적으로 액세스하는 것과 동일하다. 그후, 대응 메모리와의 데이터 액세스 동작이 행해진다. 따라서, 메모리 용량을 증가시키는 것 이외에, 전체 시스템의 액세스 속도가 또한 증가된다. 더욱이, 본 발명에 의한 적용은 단일 회로 또는 단일 형태의 메모리 뿐만 아니라 많은 유형의 메모리 및 회로들에도 적용될 수 있다.
다양한 변경들과 변형들이 본 발명의 범위 또는 사상을 벗어나지 않고 본 발명의 구조에 행해질 수 있다는 것은 당업자에게 명백할 것이다. 전술한 것에 비추어, 본 발명의 변경들과 변형들이 다음의 청구항들과 그들의 균등물들의 범위내에 있다면, 본 발명은 본 발명의 변경들과 변형들을 포함할 것이다.

Claims (15)

  1. 메모리 가속기에 있어서,
    칩셋으로부터의 신호들을 처리하기 위한 메모리 버스 가속 시스템 장치;
    상기 메모리 버스 가속 시스템 장치로부터 신호들을 수신하고, 상기 메모리 버스 가속 시스템 장치와 대응하는 메모리 유니트 사이에서 신호들을 처리하며 데이터 액세스 동작들을 행하기 위한 적어도 하나의 메모리 버스 가속기; 및
    상기 메모리 버스 가속 시스템 장치와 상기 메모리 버스 가속기에 연결된 메모리 버스를 포함하며,
    상기 메모리 버스 가속 시스템 장치는, 상기 칩셋으로부터 데이터 액세스 명령을 수신하고, 상기 메모리 버스 가속기가 상기 메모리 버스 상의 데이터를 순차적으로 액세스하고 대응 메모리와 데이터 액세스 동작을 수행할 수 있도록 상기 데이터 액세스 명령을 액세스 명령으로 변환하여 상기 메모리 버스 가속기로 출력하는 것을 특징으로 하는 메모리 가속기.
  2. 제1항에 있어서, 상기 메모리 버스 가속 시스템 장치는,
    상기 칩셋과 상기 메모리 버스 가속기 사이에서 데이터를 전송하고 데이터 전송을 제어하기 위한 데이터 펑션 장치; 및
    상기 칩셋으로부터 상기 데이터 액세스 명령을 수신하고 상기 메모리 버스 가속기로부터 상태 데이터를 수신하며 그에 따라 상기 데이터 펑션 장치와 상기 메모리 버스 가속기를 제어하기 위하여 상기 데이터 펑션 장치에 연결된 명령 상태 장치를 더 포함하는 것을 특징으로 하는 메모리 가속기
  3. 제1항에 있어서, 상기 메모리 버스 가속기는 데이터를 전송하고 상기 메모리 버스 가속 시스템 장치와 상기 메모리 사이에서 데이터 전송을 제어하기 위한 메모리 인터페이스; 및
    상기 메모리 버스 가속기의 현재 상태를 상기 메모리 버스 가속 시스템 장치로 전송하고, 상기 메모리 버스 가속 시스템 장치로부터 명령을 수신하며 상기 명령에 따라 상기 메모리 인터페이스를 제어하기 위한 상기 메모리 인터페이스에 연결된 제어 메모리 가속기를 더 포함하는 것을 특징으로 하는 메모리 가속기.
  4. 제3항에 있어서, 상기 메모리 인터페이스는,
    상기 메모리 버스 가속기로부터 명령을 수신하고 상기 명령에 따라 메모리 제어 신호를 상기 메모리로 출력하기 위한 메모리 명령 장치; 및
    상기 메모리 버스 가속기와 상기 메모리 사이에서 데이터를 전송하고 데이터 전송을 제어하기 위한 메모리 데이터 장치를 더 포함하며,
    상기 메모리 데이터 장치는 상기 메모리 제어 신호를 수신한 후 데이터를 전송하고 데이터 전송을 제어하는 것을 특징으로 하는 메모리 가속기.
  5. 제3항에 있어서, 상기 제어 메모리 가속기는,
    상기 메모리 버스 가속 시스템 장치와 상기 메모리 인터페이스 사이에서 데이터를 전송하고 데이터 전송을 제어하기 위한 데이터 펑션 장치; 및
    상기 메모리 버스 가속기의 상태 데이터를 상기 메모리 버스 가속 시스템 장치로 전송하고, 상기 메모리 버스 가속 시스템 장치로부터 명령을 수신하며 그에 따라 상기 메모리 인터페이스와 상기 데이터 펑션 장치를 제어하기 위한 명령 상태 장치를 더 포함하는 것을 특징으로 하는 메모리 가속기.
  6. 메모리 가속기를 구비하는 마더보드에 있어서,
    칩셋; 및
    메모리 가속기를 포함하며, 상기 메모리 가속기는,
    적어도 하나의 메모리 유니트;
    상기 칩셋으로부터의 신호들을 처리하기 위한 메모리 버스 가속 시스템 장치;
    상기 메모리 버스 가속 시스템 장치로부터 신호들을 수신하고, 상기 메모리 버스 가속 시스템 장치와 대응하는 메모리 유니트 사이에서 신호들을 처리하며 데이터 액세스 동작들을 행하기 위한 적어도 하나의 메모리 버스 가속기; 및
    상기 메모리 버스 가속 시스템 장치와 상기 메모리 버스 가속기에 연결된 메모리 버스를 포함하며,
    상기 메모리 버스 가속 시스템 장치는, 상기 칩셋으로부터 데이터 액세스 명령을 수신하고, 상기 메모리 버스 가속기가 상기 메모리 버스 상의 데이터를 순차적으로 액세스하고 대응 메모리와 데이터 액세스 동작을 수행할 수 있도록 상기 데이터 액세스 명령을 액세스 명령으로 변환하여 상기 메모리 버스 가속기로 출력하는 것을 특징으로 하는 마더보드.
  7. 제6항에 있어서, 상기 메모리 버스 가속기는,
    데이터를 유지하기 위한 가속기 메모리 모듈; 및
    상기 메모리 버스 가속 시스템 장치로부터 신호들을 수신하고 상기 신호들을 처리하며 상기 메모리 버스 가속 시스템 장치와 상기 메모리 모듈 사이에서 데이터 액세스 동작들을 행하기 위하여 상기 메모리 버스 가속 시스템 장치에 연결된 메모리 버스 가속 슬롯을 더 포함하는 것을 특징으로 하는 마더보드.
  8. 제6항에 있어서, 상기 마더보드는 데이터를 유지하기 위하여 상기 칩셋에 연결된 외부 메모리를 더 포함하는 것을 특징으로 하는 마더보드.
  9. 메모리 가속기를 구비하는 휴대형 컴퓨터 마더보드에 있어서,
    칩셋; 및
    메모리 가속기를 포함하며, 상기 메모리 가속기는,
    적어도 하나의 메모리 유니트;
    상기 칩셋으로부터의 신호들을 처리하기 위한 메모리 버스 가속 시스템 장치;
    상기 메모리 버스 가속 시스템 장치로부터 신호들을 수신하고, 상기 메모리 버스 가속 시스템 장치와 대응하는 메모리 유니트 사이에서 신호들을 처리하며 데이터 액세스 동작들을 행하기 위한 적어도 하나의 메모리 버스 가속기; 및
    상기 메모리 버스 가속 시스템 장치와 상기 메모리 버스 가속기에 연결된 메모리 버스를 포함하며,
    상기 메모리 버스 가속 시스템 장치는, 상기 칩셋으로부터 데이터 액세스 명령을 수신하고, 상기 메모리 버스 가속기가 상기 메모리 버스 상의 데이터를 순차적으로 액세스하고 대응 메모리와 데이터 액세스 동작을 수행할 수 있도록 상기 데이터 액세스 명령을 액세스 명령으로 변환하여 상기 메모리 버스 가속기로 출력하는 것을 특징으로 하는 휴대형 컴퓨터 마더보드.
  10. 제9항에 있어서, 상기 메모리 버스 가속기는,
    데이터를 유지하기 위한 가속기 메모리 모듈; 및
    상기 메모리 버스 가속 시스템 장치로부터 신호들을 수신하고 상기 신호들을 처리하며 상기 메모리 버스 가속 시스템 장치와 상기 메모리 모듈 사이에서 데이터 액세스 동작들을 행하기 위하여 상기 메모리 버스 가속 시스템 장치에 연결된 메모리 버스 가속 슬롯을 더 포함하는 것을 특징으로 하는 휴대형 컴퓨터 마더보드.
  11. 제10항에 있어서, 상기 마더보드는 데이터를 유지하기 위하여 상기 칩셋에 연결된 외부 메모리를 더 포함하는 것을 특징으로 하는 휴대형 컴퓨터 마더보드.
  12. 메모리 가속기를 구비하는 인터페이스 카드에 있어서,
    인터페이스 칩셋; 및
    메모리 가속기를 포함하며, 상기 메모리 가속기는,
    적어도 하나의 메모리 유니트;
    상기 인터페이스 칩셋으로부터의 신호들을 처리하기 위한 메모리 버스 가속 시스템 장치;
    상기 메모리 버스 가속 시스템 장치로부터 신호들을 수신하고, 상기 메모리 버스 가속 시스템 장치와 대응하는 메모리 유니트 사이에서 신호들을 처리하며 데이터 액세스 동작들을 행하기 위한 적어도 하나의 메모리 버스 가속기; 및
    상기 메모리 버스 가속 시스템 장치와 상기 메모리 버스 가속기에 연결된 메모리 버스를 포함하며,
    상기 메모리 버스 가속 시스템 장치는, 상기 칩셋으로부터 데이터 액세스 명령을 수신하고, 상기 메모리 버스 가속기가 상기 메모리 버스 상의 데이터를 순차적으로 액세스하고 대응 메모리와 데이터 액세스 동작을 수행할 수 있도록 상기 데이터 액세스 명령을 액세스 명령으로 변환하여 상기 메모리 버스 가속기로 출력하는 것을 특징으로 하는 인터페이스 카드.
  13. 제12항에 있어서, 상기 메모리 버스 가속기는,
    데이터를 유지하기 위한 가속기 메모리 모듈; 및
    상기 메모리 버스 가속 시스템 장치로부터 신호들을 수신하고 상기 신호들을 처리하며 상기 메모리 버스 가속 시스템 장치와 상기 메모리 모듈 사이에서 데이터 액세스 동작을 행하기 위하여 상기 메모리 버스 가속 시스템 장치에 연결된 메모리 버스 가속 슬롯을 더 포함하는 것을 특징으로 하는 인터페이스 카드.
  14. 제12항에 있어서, 상기 인터페이스 카드는 데이터를 유지하기 위하여 상기 인터페이스 칩셋에 연결된 외부 메모리를 더 포함하는 것을 특징으로 하는 인터페이스 카드.
  15. 복수의 데이터 배치들을 메모리 유니트로 그리고 메모리 유니트로부터 전송하기 위하여 복수의 메모리 버스 가속기들을 활용하는, 메모리 액세스 속도를 증가시키기 위한 방법에 있어서,
    액세스 사이클을 제공하는 단계;
    액세스 명령을 제공하는 단계; 및
    상기 메모리 버스 가속기들에게 상기 액세스 명령에 따라 액세스 사이클내에 순차적으로 데이터에 액세스할 것을 명령하고 대응 메모리를 가지고 메모리 액세스를 수행하는 단계를 포함하는 것을 특징으로 하는 메모리 액세스 속도 증가 방법.
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