JPH04276379A

JPH04276379A - Ｄｒａｍアクセス制御方式

Info

Publication number: JPH04276379A
Application number: JP3037621A
Authority: JP
Inventors: Masahiko Yamaguchi; 昌彦山口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-03-04
Filing date: 1991-03-04
Publication date: 1992-10-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭをアクセス制
御するＤＲＡＭアクセス制御方式に関するものである。情報処理装置などの装置は主記憶が大容量化する傾向に
あり、コスト低減する必要がある。ＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）はアクセス時間が
速いがコストが高いため、主記憶にアクセス時間の遅い
が安いＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）を採用することが多い。この際に、ページモー
ドを有効に利用して高速アクセスすることが望まれてい
る。

【０００２】

【従来の技術】ＤＲＡＭは素子の内部セルが２次元のマ
トリックス構造になっており、アクセスするアドレスは
２次元の座標として扱われ、図６の（イ）に示すように
、アクセスする際には、アドレスを分割して２回連続し
て与える必要がある。初めに与えるアドレスをローアド
レス、次に与えるアドレスをカラムアドレスと表現し、
ＤＲＡＭは両者のアドレスが与えられてはじめてアクセ
スするアドレスを認識するようにしている（図６の（ロ
）参照）。以下図６について簡単に説明する。

【０００３】図６の（イ）は、ＤＲＡＭの構造を示す。ここで、ＤＲＡＭのメモリのセルは、図示のように、２
次元構造を持ち、ロウアドレスおよびカラムアドレスの
両者を順次与えることにより、例えば図中で斜線を引い
た部分のセルを指定してその部分のセルにデータを保持
させたり、データを外部に読み出したりする。図６の（
ロ）は、ＤＲＡＭのアドレスの与え方を示す。アドレス
信号としてロウアドレスをアドレスバスに出力した状態
で＊ＲＡＳ信号をアクティブにしてロウアドレスを与え
、次にアドレス信号としてカラムアドレスをアドレスバ
スに出力した状態で＊ＣＡＳ信号をアクティブにしてカ
ラムアドレスを与え、この段階でアドレスをＤＲＡＭに
認識させ、データを保持させたり、データを読み出した
りするようにしている。

【０００４】

【発明が解決しようとする課題】ＤＲＡＭは、上述した
ように、ロウアドレスおよびカラムアドレスを順次与え
てアドレスを認識させた後、データをライトしたり、デ
ータをリードしたりしているため、アドレスを認識する
時間が遅く、高速にアクセスできないという問題があっ
た。このアクセス時間が遅い点を解決するために、キャ
ッシュメモリを用いる手法もあるが、コスト高になって
しまう。

【０００５】本発明は、ＤＲＡＭのページモードを有効
に利用してコストを上げることなく、高速アクセスを可
能にすることを目的としている。

【０００６】

【課題を解決するための手段】図１および図４を参照し
て課題を解決するための手段を説明する。図１および図
４において、ＤＲＡＭ１は、ロウアドレス、アクティブ
のＲＡＳ信号、およびカラムアドレス、アクティブのＣ
ＡＳ信号を順次与えてアクセスするメモリである。

【０００７】ロウアドレス比較部３は、前回のロウアド
レスと今回のロウアドレスとが一致するか否かを比較す
るものである。カラムアドレス発生部７は、次のカラム
アドレスを発生するものである。リードデータ保持部１
０は、ＤＲＡＭ１からリードしたデータを保持するもの
である。

【０００８】

【作用】本発明は、図１に示すように、ロウアドレスお
よびカラムアドレスを通知したアクセス要求に対応して
、前回のロウアドレスと今回のロウアドレスをロウアド
レス比較部３が比較して一致したときに、前回に供給し
て保持していたアクティブの＊ＲＡＳ信号をそのままに
して、カラムアドレスおよびアクティブの＊ＣＡＳ信号
をＤＲＡＭ１に与えてアクセスし、一方、一致しないと
きに、前回に供給して保持していたアクティブの＊ＲＡ
Ｓ信号を一旦、インアクティブにした後、ロウアドレス
トおよびアクティブの＊ＲＡＳ信号、続いてカラムアド
レスおよびアクティブの＊ＣＡＳ信号をＤＲＡＭ１に与
えてアクセスするようにしている。

【０００９】また、図４に示すように、ロウアドレスお
よびカラムアドレスを通知したリード要求に対応して、
ロウアドレストおよびアクティブの＊ＲＡＳ信号、続い
てカラムアドレスおよびアクティブの＊ＣＡＳ信号をＤ
ＲＡＭ１に与えてリードした後、＊ＣＡＳ信号をインア
クティブにした後、カラムアドレス発生部７が次のカラ
ムアドレスを発生およびアクティブの＊ＣＡＳ信号をＤ
ＲＡＭ１に与えてリードしたデータをリードデータ保持
部１０が保持し、次のロウアドレスおよびカラムアドレ
スを通知したリード要求に対応して、この次のロウアド
レスおよびカラムアドレスが、保持したデータのアドレ
スに一致したときにリードデータ保持部１０が保持する
データをリード要求元に送出するようにしている。この
際、カラムアドレス発生部７が次のカラムアドレスを発
生することを所定回数繰り返してリードデータ保持部１
０にこれらのデータを保持させておき、リード要求に対
応して、ロウアドレスおよびカラムアドレスが、保持し
た所定個数のデータのアドレスのいずれか１つに一致し
たときにリードデータ保持部１０が保持する該当するデ
ータをリード要求元に送出するようにしている。また、
次のカラムアドレスを発生することを所定回数繰り返し
てデータをリードデータ保持部１０に保持させる際に、
新たなリード要求があったときにこれらのデータの保持
を打ち切るようにしている。

【００１０】従って、ＤＲＡＭのページモードを利用し
、ＤＲＡＭ１へのアクセスを高速化したり、ページ内の
データを先読みして保持し、これをリード要求元に高速
に出力したりすることが可能となる。

【００１１】

【実施例】次に、図１、図２、図３の（イ）、（ロ）を
用いて本発明の１実施例の構成および動作を順次詳細に
説明する。図１は、本発明の１実施例構成図を示す。図
１において、ＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）１は、ロウアドレス、アクティブの＊Ｒ
ＡＳ信号、およびカラムアドレス、アクティブの＊ＣＡ
Ｓ信号を順次与えてアクセスするメモリである。

【００１２】制御回路２は、本発明に係わる制御回路で
あって、ＤＲＡＭ１をアクセスして次にページ内のアク
セスであったときに、＊ＲＡＳ信号をアクティブに保持
したまま、カラムアドレスおよびアクティブの＊ＣＡＳ
信号をＤＲＡＭ１に与えて高速アクセスする制御回路で
あって、３ないし６から構成されるものである。ロウア
ドレス比較部３は、前回のアクセス時のロウアドレスと
、今回のアクセス時のロウアドレスとを比較して一致し
、ページ内か否かを判別するものである。一致したとき
に、一致信号Ｒをタイミング制御部６に通知する。

【００１３】ロウアドレス保持部４は、前回のアクセス
時のロウアドレスを保持するものである。アドレス切換
部５は、ロウアドレスと、カラムアドレスとを切り換え
てＤＲＡＭ１に与えるものである。タイミング制御部６
は、ＤＲＡＭ１に与える各種信号のタイミング信号を生
成するものである。

【００１４】次に、図２のフローチャートに示す順序に
従い、図３の（ロ）動作タイミングを用い、図１の構成
の動作を詳細に説明する。図２において、Ｓ１は、ロウ
アドレスをＤＲＡＭ１に与える。これは、図１でバス側
アドレスから制御回路２内のアドレス切換部５を介して
ロウアドレスをＤＲＡＭ１に与える（図３の（ロ）のＳ
１）。

【００１５】Ｓ２は、ＲＡＳ信号をアクティブにする。これは、図１のタイミング制御部６がアクティブの＊Ｒ
ＡＳ信号をＤＲＡＭ１に供給する（図３の（ロ）のＳ２
）。Ｓ３は、カラムアドレスをＤＲＡＭ１に与える。これは、図１でバス側アドレスから制御回路２内のアド
レス切換部５を介してカラムアドレスをＤＲＡＭ１に与
える（図３の（ロ）のＳ３）。

【００１６】Ｓ４は、ＣＡＳ信号をアクティブにする。これは、図１のタイミング制御部６がアクティブの＊Ｃ
ＡＳ信号をＤＲＡＭ１に供給する（図３の（ロ）のＳ４
）。Ｓ５は、リードデータを出力する。これは、図１の
ＤＲＡＭ１からリードされたデータをアクセス要求元に
出力する（図３の（ロ）のＳ５）。Ｓ６は、ＣＡＳ信号
をインアクティブにする。これは、図１のタイミング制
御部６が＊ＣＡＳ信号をインアクティブにする。

【００１７】Ｓ７は、次のアクセスがページ内か否かを
判別する。これは、図１のロウアドレス保持部４で保持
した前回のロウアドレスと、今回のロウアドレウとをロ
ウアドレス比較部３が比較し、一致して同一ロウアドレ
ス内のアクセスであるか否かを判別する。ＹＥＳの場合
には、Ｓ３でカラムアドレスをＤＲＡＭ１に与え、Ｓ４
でＣＡＳ信号をアクティブにし、Ｓ５でリードデータを
出力し、Ｓ６でＣＡＳ信号をインアクティブにし、同一
ページ内のデータについて、カラムアドレスおよびアク
ティブのＣＡＳ信号のみ（即ちページモード）でアクセ
スする。一方、ＮＯの場合には、Ｓ８でＲＡＳ信号をイ
ンアクティブにし、今回のアクセスについてＳ１以降を
繰り返し行う。

【００１８】以上のように、前回のロウアドレスをロウ
アドレス保持部４に保持しておき、今回のアクセスのロ
ウアドレスが一致したときに、カラムアドレスおよびア
クティブの＊ＣＡＳ信号をＤＲＡＭ１に与えてアクセス
することにより、ページモードを利用して高速にＤＲＡ
Ｍ１をアクセスすることが可能となる。図３の（イ）は
、ＤＲＡＭのページモードを示す。ＤＲＡＭ１は、図示
のように、アドレス信号としてロウアドレスをバス上に
送出した状態で＊ＲＡＳ信号をアクティブにして当該ロ
ウアドレスを与え、次にアドレス信号としてカラムアド
レスをバス上に送出した状態で＊ＣＡＳ信号をアクティ
ブにして当該カラムアドレスを与え、アクセス（リード
、ライト）するようにしている。この際、＊ＲＡＳ信号
をアクティブに保持したまま、続いてアドレス信号とし
てカラムアドレスをバス上に送出した状態で＊ＣＡＳ信
号をアクティブにして当該カラムアドレスをＤＲＡＭ１
に与えることにより、ロウアドレスをＤＲＡＭ１に与え
る手間を省略でき、高速にアクセスできるモードがペー
ジモードである。本発明は、このページモードを既述し
たように有効に利用して高速アクセスを可能にしたもの
である。

【００１９】図３の（ロ）は、図１の動作タイミング例
を示す。ここで、■メモリアクセスは、ＤＲＡＭ１をア
クセスするに要する時間を模式的に表わしたものである
。始めのアクセスは、ロウアドレスおよびカラムアドレ
スをＤＲＡＭ１に順次与えるために長い。しかし、ロウ
アドレスが同一の場合（図２のＳ７のＹＥＳ）には、カ
ラムアドレスのみをＤＲＡＭ１に与えればよく、図示の
ように短くなり、速くアクセスできる。

【００２０】■アドレス信号は、ＤＲＡＭ１にアドレス
バスを介して与えるアドレスを表わす。 ■＊ＲＡＳ信号は、■アドレス信号からロウアドレスを
ＤＲＡＭ１に与えるためのタイミング信号である。 ■＊ＣＡＳ信号は、■アドレス信号からカラムアドレス
をＤＲＡＭ１に与えるためのタイミング信号である。

【００２１】■リードデータは、ＤＲＡＭ１のデータバ
スから送出したリードデータである。次に、図４、図５
、図３の（ハ）を用いて本発明の他の実施例の構成およ
び動作を順次詳細に説明する。図４は、本発明の他の実
施例構成図を示す。

【００２２】図４において、ＤＲＡＭ１は、ダイナミッ
ク・ランダム・アクセス・メモリであって、ロウアドレ
ス、アクティブのＲＡＳ信号、およびカラムアドレス、
アクティブのＣＡＳ信号を順次与えてアクセスするメモ
リである。制御回路２は、本発明に係わる制御回路であ
って、ＤＲＡＭ１をリードした同一ページ内のデータを
リードデータ保持部１０に保持しておき、次のリード時
に保持したデータをリード要求元に送出し、高速アクセ
ス可能にする制御回路であって、３ないし１０から構成
されるものである。

【００２３】ロウアドレス比較部３は、前回のリード時
のロウアドレスと、今回のリード時のロウアドレスとを
比較して一致し、ページ内か否かを判別するものである
。一致したときに、一致信号Ｒをタイミング制御部６に
通知し、更にカラムアドレスも一致したときにリードデ
ータ保持部１０が保持する該当データをリード要求元に
送出する。

【００２４】ロウアドレス保持部４は、前回のリード時
のロウアドレスを保持するものである。アドレス切換部
５は、ロウアドレスと、カラムアドレスとを切り換えて
ＤＲＡＭ１に与えるものである。タイミング制御部６は
、ＤＲＡＭ１に与える各種信号のタイミング信号を生成
するものである。

【００２５】次に、図５のフローチャートに示す順序に
従い、図３の（ハ）動作タイミングを用い、図４の構成
の動作を詳細に説明する。図４において、Ｓ１１は、ロ
ウアドレスをＤＲＡＭ１に与える。これは、図４でバス
側アドレスから制御回路２内のアドレス切換部５を介し
てロウアドレスをＤＲＡＭ１に与える（図４の（ハ）の
Ｓ１１）。

【００２６】Ｓ１２は、ＲＡＳ信号をアクティブにする
。これは、図４のタイミング制御部６がアクティブの＊
ＲＡＳ信号をＤＲＡＭ１に供給する（図３の（ハ）のＳ
１２）。Ｓ１３は、カラムアドレスをＤＲＡＭ１に与え
る。これは、図４でバス側アドレスから制御回路２内の
アドレス切換部５を介してカラムアドレスをＤＲＡＭ１
に与える（図３の（ハ）のＳ１３）。

【００２７】Ｓ１４は、ＣＡＳ信号をアクティブにする
。これは、図４のタイミング制御部６がアクティブの＊
ＣＡＳ信号をＤＲＡＭ１に供給する（図３の（ハ）のＳ
１４）。Ｓ１５は、リードデータを出力する。これは、
図４のＤＲＡＭ１からリードされたデータをリード要求
元に出力する（図３の（ハ）のＳ１５）。

【００２８】Ｓ１６は、ＣＡＳ信号をインアクティブに
する。これは、図４のタイミング制御部６が＊ＣＡＳ信
号をインアクティブにする。Ｓ１７は、次のカラムアド
レスをＤＲＡＭ１に与える。これは、図４のカラムアド
レス発生部７が次のカラムアドレスを発生してアドレス
切換部５を介してＤＲＡＭ１に与える（図３の（ハ）の
Ｓ１７）。

【００２９】Ｓ１８は、ＣＡＳ信号をアクティブにする
。これは、図４のタイミング制御部６がアクティブの＊
ＣＡＳ信号をＤＲＡＭ１に供給する（図３の（ハ）のＳ
１８）。Ｓ１９は、リードデータを保持する。これは、
ＤＲＡＭ１からリードしたデータを図４のリードデータ
保持部１０が保持する（図３の（ハ）のＳ１９）。

【００３０】Ｓ２０は、ＣＡＳ信号をインアクティブに
する。これは、図１のタイミング制御部６が＊ＣＡＳ信
号をインアクティブにする。Ｓ２１は、他のアクセスが
有りか否かを判別する。ＹＥＳの場合には、他のアクセ
スがあったので、Ｓ２３でページモードによるリードを
打ち切るために、ＲＡＳ信号をインアクティブし、これ
に続いて新たな他のアクセスについて、Ｓ１１以降など
を行う。ＮＯの場合には、他のアクセスが無いので、Ｓ
２２に進む。

【００３１】Ｓ２２は、所定の個数分リードしたか否か
を判別する。ＹＥＳの場合には、Ｓ２３でＲＡＳ信号を
インアクティブにして一連のページ内データの先読みを
終わる。ＮＯの場合には、Ｓ１７以降を繰り返し行い、
次のカラムアドレスからデータをリードしてリードデー
タ保持部１０の保持させる。この状態で、リード要求が
あったときに、図４のロウアドレス比較部３で前回のロ
ウアドレスと、今回のロウアドレスが比較して一致し、
かつカラムアドレス比較部８でリードデータ保持部１０
に保持させたデータのカラムアドレスと一致するとき、
リードデータ保持部１０から該当するデータをリード要
求元に送出することにより、ページモードのもとでひま
なときにＤＲＡＭ１からページモードでリードしたデー
タをリードデータ保持部１０ヘ保持させておき、リード
要求時にリードデータを高速に送出することが可能とな
る。

【００３２】図３の（ハ）は、図４の動作タイミング例
を示す。 ■メモリアクセスは、ＤＲＡＭ１をアクセスするに要す
る時間を模式的に表わしたものである。ロウアドレスが
同一の場合には、カラムアドレスのみをＤＲＡＭ１に与
えればよく、図示のように短くなり、速くアクセスして
リードデータ保持部１０に保持させることが可能となる
。

【００３３】■アドレス信号は、ＤＲＡＭ１にアドレス
バスを介して与えるアドレスを表わす。 ■＊ＲＡＳ信号は、■アドレス信号からロウアドレスを
ＤＲＡＭ１に与えるためのタイミング信号である。 ■＊ＣＡＳ信号は、■アドレス信号からカラムアドレス
をＤＲＡＭ１に与えるためのタイミング信号である。

【００３４】■リードデータは、ＤＲＡＭ１のデータバ
スから送出したリードデータである。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
ＤＲＡＭのページモードを利用し、前回のアクセス時の
ロウアドレスと、今回のロウアドレスが一致したときに
、アクティブの＊ＲＡＳ信号をそのままにし、カラムア
ドレスおよびアクティブの＊ＣＡＳ信号をＤＲＡＭ１に
与えたり、あるいはロウアドレスおよびアクティブの＊
ＲＡＳ信号をＤＲＡＭ１に与え、次にカラムアドレスお
よびアクティブの＊ＣＡＳ信号を与えてデータをリード
要求元に送出した後、更に＊ＲＡＳ信号をアクティブに
保持したまま、カラムアドレスおよびアクティブの＊Ｃ
ＡＳ信号をＤＲＡＭ１に与えてページモードでリードし
たデータをリードデータ保持部１０に保持させておき、
次のリードアクセス要求時にリードデータ保持部１０に
保持されているデータをリード要求元に送出する構成を
採用しているため、同一ページ内のアクセスを高速に行
うことができると共に、ページモードで先読みして保持
したページ内データについて、次のリード時に高速にリ
ード要求元に送出することができる。これにより、例え
ばプログラムやタスクをページ内に収まる数Ｋバイトの
大きさにし、大幅に処理装置の性能を向上させることが
できる。また、情報処理装置では、命令を取り込むため
のＤＲＡＭをアドレス順にリードすることが多く、この
場合にＤＲＡＭ１のアクセス時間を短縮することができ
る。

【図面の簡単な説明】

【図１】本発明の１実施例構成図である。

【図２】図１の動作説明フローチャートである。

【図３】本発明の動作説明図である。

【図４】本発明の他の実施例構成図である。

【図５】図４の動作説明フローチャートである。

【図６】従来技術の説明図である。

【符号の説明】

１：ＤＲＡＭ２：制御回路３：ロウアドレス比較部４：ロウアドレス保持部５：アドレス切換部６：タイミング制御部７：カラムアドレス発生部８：カラムアドレス比較部９：リードデータ切換部１０：リードデータ保持部

Claims

【特許請求の範囲】

【請求項１】　　ＤＲＡＭをアクセス制御するＤＲＡＭ
アクセス制御方式において、ロウアドレスおよびカラム
アドレスを順次与えてアクセスするＤＲＡＭ（１）と、
前回のロウアドレスと今回のロウアドレスとを比較する
ロウアドレス比較部（３）とを備え、ロウアドレスおよ
びカラムアドレスを通知したアクセス要求に対応して、
前回のロウアドレスと今回のロウアドレスを上記アドレ
ス比較部（３）が比較して一致したときに、前回に供給
して保持していたアクティブのＲＡＳ信号をそのままに
して、カラムアドレスおよびアクティブのＣＡＳ信号を
上記ＤＲＡＭ（１）に与えてアクセスし、一方、一致し
ないときに、前回に供給して保持していたアクティブの
ＲＡＳ信号を一旦、インアクティブにした後、ロウアド
レストおよびアクティブのＲＡＳ信号、続いてカラムア
ドレスおよびアクティブのＣＡＳ信号を上記ＤＲＡＭ（
１）に与えてアクセスするように構成したことを特徴と
するＤＲＡＭアクセス制御方式。
【請求項２】　　ＤＲＡＭをアクセス制御するＤＲＡＭ
アクセス制御方式において、ロウアドレスおよびカラム
アドレスを順次与えてアクセスするＤＲＡＭ（１）と、
カラムアドレスを発生するカラムアドレス発生部（７）
と、ＤＲＡＭ（１）からリードしたデータを保持するリ
ードデータ保持部（１０）とを備え、ロウアドレスおよ
びカラムアドレスを通知したリード要求に対応して、ロ
ウアドレストおよびアクティブのＲＡＳ信号、続いてカ
ラムアドレスおよびアクティブのＣＡＳ信号を上記ＤＲ
ＡＭ（１）に与えてリードした後、ＣＡＳ信号をインア
クティブにした後、上記カラムアドレス発生部（７）が
次のカラムアドレスを発生およびアクティブのＣＡＳ信
号を上記ＤＲＡＭ（１）に与えてリードしたデータを上
記リードデータ保持部（１０）が保持し、次のロウアド
レスおよびカラムアドレスを通知したリード要求に対応
して、この次のロウアドレスおよびカラムアドレスが、
保持したデータのアドレスに一致したときに上記リード
データ保持部（１０）が保持するデータをリード要求元
に送出するように構成したことを特徴とするＤＲＡＭア
クセス制御方式。
【請求項３】　　上記請求項第２項において、上記カラ
ムアドレス発生部（７）が次のカラムアドレスを発生す
ることを所定回数繰り返して上記リードデータ保持部（
１０）にこれらのデータを保持しておき、ロウアドレス
およびカラムアドレスを通知したリード要求に対応して
、この次のロウアドレスおよびカラムアドレスが、保持
した所定個数のデータのアドレスのいずれか１つに一致
したときに上記リードデータ保持部（１０）が保持する
該当するデータをリード要求元に送出するように構成し
たことを特徴とするＤＲＡＭアクセス制御方式。
【請求項４】　　上記請求項第３項において、上記カラ
ムアドレス発生部（７）が次のカラムアドレスを発生す
ることを所定回数繰り返して上記リードデータ保持部（
１０）がこれらのデータを保持する際に、新たなアクセ
ス要求があったときにこれらのデータの保持を打ち切る
ように構成したことを特徴とするＤＲＡＭアクセス制御
方式。