JPH05189963A - ダイナミックメモリのメモリアクセス制御回路 - Google Patents
ダイナミックメモリのメモリアクセス制御回路Info
- Publication number
- JPH05189963A JPH05189963A JP4020444A JP2044492A JPH05189963A JP H05189963 A JPH05189963 A JP H05189963A JP 4020444 A JP4020444 A JP 4020444A JP 2044492 A JP2044492 A JP 2044492A JP H05189963 A JPH05189963 A JP H05189963A
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- JP
- Japan
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- control signal
- memory
- memory access
- dynamic memory
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- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 プロセッサのメモリアクセス待ち時間を削減
する。 【構成】 制御信号管理回路２はプロセッサ１からのメ
モリアクセス要求が入力されると、メモリアクセス要求
されているバンクに対応する制御信号生成回路３，４に
アクセス要求信号111 ，112 を出力し、メモリアクセス
要求されてないバンクに対応する制御信号生成回路３，
４にＲＡＳ保持信号113 ，114 を出力する。制御信号生
成回路３，４は他のバンクへのメモリアクセス要求が入
力されたとき、制御信号管理回路２からＲＡＳ保持信号
113 ，114 が入力されていれば、ダイナミックメモリ
５，６へのＲＡＳ信号の状態を保持する。制御信号生成
回路３，４は制御信号管理回路２からＲＡＳ保持信号11
3 ，114 が入力されていなければ、ダイナミックメモリ
５，６へのＲＡＳ信号をリセットする。
する。 【構成】 制御信号管理回路２はプロセッサ１からのメ
モリアクセス要求が入力されると、メモリアクセス要求
されているバンクに対応する制御信号生成回路３，４に
アクセス要求信号111 ，112 を出力し、メモリアクセス
要求されてないバンクに対応する制御信号生成回路３，
４にＲＡＳ保持信号113 ，114 を出力する。制御信号生
成回路３，４は他のバンクへのメモリアクセス要求が入
力されたとき、制御信号管理回路２からＲＡＳ保持信号
113 ，114 が入力されていれば、ダイナミックメモリ
５，６へのＲＡＳ信号の状態を保持する。制御信号生成
回路３，４は制御信号管理回路２からＲＡＳ保持信号11
3 ，114 が入力されていなければ、ダイナミックメモリ
５，６へのＲＡＳ信号をリセットする。
Description
【０００１】
【技術分野】本発明はダイナミックメモリのメモリアク
セス制御回路に関する。
セス制御回路に関する。
【０００２】
【従来技術】従来、ダイナミックメモリのメモリアクセ
ス制御回路においては、図２に示すように、プロセッサ
１から信号線101 を介してアドレスとステータスと制御
信号とを出力することによって、制御信号生成回路３，
４にメモリアクセス要求が出力される。
ス制御回路においては、図２に示すように、プロセッサ
１から信号線101 を介してアドレスとステータスと制御
信号とを出力することによって、制御信号生成回路３，
４にメモリアクセス要求が出力される。
【０００３】制御信号生成回路３は信号線101 を介して
入力されたアドレスとステータスと制御信号とによって
自バンクに対するメモリアクセス要求を受付けると、リ
クエスト信号133 を競合制御回路７に出力する。
入力されたアドレスとステータスと制御信号とによって
自バンクに対するメモリアクセス要求を受付けると、リ
クエスト信号133 を競合制御回路７に出力する。
【０００４】競合制御回路７からアクノレッジ信号171
が入力されると、制御信号生成回路３はメモリ制御信号
131 をダイナミックメモリ５に出力する。これによっ
て、ダイナミックメモリ５のメモリアクセスサイクルが
実行される。このメモリアクセスサイクルが終了した後
に、他のバンクに対するメモリアクセス要求が入力され
ると、制御信号生成回路３はダイナミックメモリ５への
ＲＡＳ信号をリセットする。
が入力されると、制御信号生成回路３はメモリ制御信号
131 をダイナミックメモリ５に出力する。これによっ
て、ダイナミックメモリ５のメモリアクセスサイクルが
実行される。このメモリアクセスサイクルが終了した後
に、他のバンクに対するメモリアクセス要求が入力され
ると、制御信号生成回路３はダイナミックメモリ５への
ＲＡＳ信号をリセットする。
【０００５】制御信号生成回路４は信号線101 を介して
入力されたアドレスとステータスと制御信号とによって
自バンクに対するメモリアクセス要求を受付けると、リ
クエスト信号143 を競合制御回路７に出力する。
入力されたアドレスとステータスと制御信号とによって
自バンクに対するメモリアクセス要求を受付けると、リ
クエスト信号143 を競合制御回路７に出力する。
【０００６】競合制御回路７からアクノレッジ信号172
が入力されると、制御信号生成回路４はメモリ制御信号
141 をダイナミックメモリ６に出力する。これによっ
て、ダイナミックメモリ６のメモリアクセスサイクルが
実行される。このメモリアクセスサイクルが終了した後
に、他のバンクに対するメモリアクセス要求が入力され
ると、制御信号生成回路４はダイナミックメモリ６への
ＲＡＳ信号をリセットする。
が入力されると、制御信号生成回路４はメモリ制御信号
141 をダイナミックメモリ６に出力する。これによっ
て、ダイナミックメモリ６のメモリアクセスサイクルが
実行される。このメモリアクセスサイクルが終了した後
に、他のバンクに対するメモリアクセス要求が入力され
ると、制御信号生成回路４はダイナミックメモリ６への
ＲＡＳ信号をリセットする。
【０００７】競合制御回路７はリフレッシュ実行回路８
からのリクエスト信号181 と、制御信号生成回路３から
のリクエスト信号133 と、制御信号生成回路４からのリ
クエスト信号143 との競合制御を行い、これらのリクエ
スト信号のうちいずれかの一つに対してアクノレッジ信
号171 〜173 を出力し、メモリアクセス動作の許可を知
らせる。
からのリクエスト信号181 と、制御信号生成回路３から
のリクエスト信号133 と、制御信号生成回路４からのリ
クエスト信号143 との競合制御を行い、これらのリクエ
スト信号のうちいずれかの一つに対してアクノレッジ信
号171 〜173 を出力し、メモリアクセス動作の許可を知
らせる。
【０００８】このような従来のダイナミックメモリのメ
モリアクセス制御回路では、他のバンクへのメモリアク
セス時に自バンクに対するＲＡＳ信号をリセットしてし
まうため、他のバンクへのメモリアクセス直後に自バン
クにメモリアクセスがあるときに必ずＲＡＳ信号の生成
によるプロセッサ１のメモリアクセス待ち時間が発生す
るという問題がある。
モリアクセス制御回路では、他のバンクへのメモリアク
セス時に自バンクに対するＲＡＳ信号をリセットしてし
まうため、他のバンクへのメモリアクセス直後に自バン
クにメモリアクセスがあるときに必ずＲＡＳ信号の生成
によるプロセッサ１のメモリアクセス待ち時間が発生す
るという問題がある。
【０００９】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、プロセッサのメモリア
クセス待ち時間を削減することができるダイナミックメ
モリのメモリアクセス制御回路の提供を目的とする。
点を除去すべくなされたもので、プロセッサのメモリア
クセス待ち時間を削減することができるダイナミックメ
モリのメモリアクセス制御回路の提供を目的とする。
【００１０】
【発明の構成】本発明によるダイナミックメモリのメモ
リアクセス制御回路は、ダイナミックメモリからなるメ
モリ空間を所定領域に分割してなる複数のバンク各々に
対するアクセス要求に応じて各々対応するダイナミック
メモリへの動作タイミング信号を生成して出力する制御
信号生成手段と、前記複数のバンクのうち一つに対する
前記アクセス要求が検出されたとき、他のバンクに対応
する前記ダイナミックメモリに対する前記動作タイミン
グ信号を保持するよう前記制御信号生成手段を制御する
制御手段とを有することを特徴とする。
リアクセス制御回路は、ダイナミックメモリからなるメ
モリ空間を所定領域に分割してなる複数のバンク各々に
対するアクセス要求に応じて各々対応するダイナミック
メモリへの動作タイミング信号を生成して出力する制御
信号生成手段と、前記複数のバンクのうち一つに対する
前記アクセス要求が検出されたとき、他のバンクに対応
する前記ダイナミックメモリに対する前記動作タイミン
グ信号を保持するよう前記制御信号生成手段を制御する
制御手段とを有することを特徴とする。
【００１１】本発明による他のメモリアクセス制御回路
は、ダイナミックメモリからなるメモリ空間を所定領域
に分割してなる複数のバンク各々が割当てられたコード
領域およびデータ領域に対するアクセス要求に応じて各
々対応するダイナミックメモリへの動作タイミング信号
を生成して出力する制御信号生成手段と、前記コード領
域およびデータ領域のうち一方に対する前記アクセス要
求が検出されたとき、前記コード領域およびデータ領域
のうち他方に対応する前記ダイナミックメモリに対する
前記動作タイミング信号を保持するよう前記制御信号生
成手段を制御する制御手段とを有することを特徴とす
る。
は、ダイナミックメモリからなるメモリ空間を所定領域
に分割してなる複数のバンク各々が割当てられたコード
領域およびデータ領域に対するアクセス要求に応じて各
々対応するダイナミックメモリへの動作タイミング信号
を生成して出力する制御信号生成手段と、前記コード領
域およびデータ領域のうち一方に対する前記アクセス要
求が検出されたとき、前記コード領域およびデータ領域
のうち他方に対応する前記ダイナミックメモリに対する
前記動作タイミング信号を保持するよう前記制御信号生
成手段を制御する制御手段とを有することを特徴とす
る。
【００１２】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、プロセッサ１は信号線101
を介してアドレスとステータスと制御信号とを出力する
ことによって、制御信号生成回路３，４および制御信号
管理回路２にメモリアクセス要求を出力する。
ック図である。図において、プロセッサ１は信号線101
を介してアドレスとステータスと制御信号とを出力する
ことによって、制御信号生成回路３，４および制御信号
管理回路２にメモリアクセス要求を出力する。
【００１４】制御信号生成回路３は信号線101 を介して
入力されたアドレスとステータスと制御信号と、制御信
号管理回路２から入力されたアクセス要求信号111 とに
よって自バンクに対するメモリアクセス要求を受付ける
と、リクエスト信号133 を競合制御回路７に出力する。
入力されたアドレスとステータスと制御信号と、制御信
号管理回路２から入力されたアクセス要求信号111 とに
よって自バンクに対するメモリアクセス要求を受付ける
と、リクエスト信号133 を競合制御回路７に出力する。
【００１５】競合制御回路７からアクノレッジ信号171
が入力されると、制御信号生成回路３はメモリ制御信号
131 をダイナミックメモリ５に出力する。これによっ
て、ダイナミックメモリ５のメモリアクセスサイクルが
実行される。このメモリアクセスサイクルが終了した後
に、他のバンクに対するメモリアクセス要求が入力され
ると、制御信号生成回路３はＲＡＳ保持信号113 が出力
されていればＲＡＳ信号の状態を保持し、ＲＡＳ保持信
号113 が出力されていなければＲＡＳ信号をリセットす
る。
が入力されると、制御信号生成回路３はメモリ制御信号
131 をダイナミックメモリ５に出力する。これによっ
て、ダイナミックメモリ５のメモリアクセスサイクルが
実行される。このメモリアクセスサイクルが終了した後
に、他のバンクに対するメモリアクセス要求が入力され
ると、制御信号生成回路３はＲＡＳ保持信号113 が出力
されていればＲＡＳ信号の状態を保持し、ＲＡＳ保持信
号113 が出力されていなければＲＡＳ信号をリセットす
る。
【００１６】制御信号生成回路４は信号線101 を介して
入力されたアドレスとステータスと制御信号と、制御信
号管理回路２から入力されるアクセス要求信号112 とに
よって自バンクに対するメモリアクセス要求を受付ける
と、リクエスト信号143 を競合制御回路７に出力する。
入力されたアドレスとステータスと制御信号と、制御信
号管理回路２から入力されるアクセス要求信号112 とに
よって自バンクに対するメモリアクセス要求を受付ける
と、リクエスト信号143 を競合制御回路７に出力する。
【００１７】競合制御回路７からアクノレッジ信号172
が入力されると、制御信号生成回路４はメモリ制御信号
141 をダイナミックメモリ６に出力する。これによっ
て、ダイナミックメモリ６のメモリアクセスサイクルが
実行される。このメモリアクセスサイクルが終了した後
に、他のバンクに対するメモリアクセス要求が入力され
ると、制御信号生成回路４はＲＡＳ保持信号114 が出力
されていればＲＡＳ信号の状態を保持し、ＲＡＳ保持信
号114 が出力されていなければＲＡＳ信号をリセットす
る。
が入力されると、制御信号生成回路４はメモリ制御信号
141 をダイナミックメモリ６に出力する。これによっ
て、ダイナミックメモリ６のメモリアクセスサイクルが
実行される。このメモリアクセスサイクルが終了した後
に、他のバンクに対するメモリアクセス要求が入力され
ると、制御信号生成回路４はＲＡＳ保持信号114 が出力
されていればＲＡＳ信号の状態を保持し、ＲＡＳ保持信
号114 が出力されていなければＲＡＳ信号をリセットす
る。
【００１８】競合制御回路７はリフレッシュ実行回路８
からのリクエスト信号181 と、制御信号生成回路３，４
からのリクエスト信号133 ，143 とに対するメモリアク
セス許可信号の競合制御を行い、リクエスト信号のうち
いずれか一つに対してアクノレッジ信号171 〜173 を出
力し、メモリアクセス動作の許可を知らせる。
からのリクエスト信号181 と、制御信号生成回路３，４
からのリクエスト信号133 ，143 とに対するメモリアク
セス許可信号の競合制御を行い、リクエスト信号のうち
いずれか一つに対してアクノレッジ信号171 〜173 を出
力し、メモリアクセス動作の許可を知らせる。
【００１９】制御信号管理回路２は信号線101 を介して
アドレスとステータスと制御信号とが入力されることに
よってメモリアクセス要求を受付けると、アドレス空間
によって分割された２つのバンクあるいはコード領域と
データ領域とに分割された２つのバンクのうちいずれか
一方のバンクを制御している制御信号生成回路３，４に
アクセス要求信号111 ，112 を出力してメモリアクセス
要求を通知する。また、アクセス要求信号111 ，112 を
出力していない制御信号生成回路３，４にＲＡＳ保持信
号113 ，114 を出力し、アクセスされないメモリに対し
てはＲＡＳ信号を保持させる。
アドレスとステータスと制御信号とが入力されることに
よってメモリアクセス要求を受付けると、アドレス空間
によって分割された２つのバンクあるいはコード領域と
データ領域とに分割された２つのバンクのうちいずれか
一方のバンクを制御している制御信号生成回路３，４に
アクセス要求信号111 ，112 を出力してメモリアクセス
要求を通知する。また、アクセス要求信号111 ，112 を
出力していない制御信号生成回路３，４にＲＡＳ保持信
号113 ，114 を出力し、アクセスされないメモリに対し
てはＲＡＳ信号を保持させる。
【００２０】このように、プロセッサ１からメモリアク
セス要求が出力されたとき、アクセスされないダイナミ
ックメモリ５，６に対応する制御信号生成回路３，４に
ＲＡＳ保持信号113 ，114 を出力してＲＡＳ信号の状態
を保持させるようにすることによって、一度メモリアク
セスが行われれば、それ以降ＲＡＳ信号を生成しなくと
もメモリアクセスを行うことができる。よって、他のバ
ンクあるいはコード領域およびデータ領域のうち一方へ
のメモリアクセスの直後に自バンクあるいはコード領域
およびデータ領域のうち他方へのメモリアクセスが発生
しても、該メモリアクセスをＲＡＳ信号の生成なしに行
えるので、プロセッサ１のメモリアクセス待ち時間を削
減することができる。
セス要求が出力されたとき、アクセスされないダイナミ
ックメモリ５，６に対応する制御信号生成回路３，４に
ＲＡＳ保持信号113 ，114 を出力してＲＡＳ信号の状態
を保持させるようにすることによって、一度メモリアク
セスが行われれば、それ以降ＲＡＳ信号を生成しなくと
もメモリアクセスを行うことができる。よって、他のバ
ンクあるいはコード領域およびデータ領域のうち一方へ
のメモリアクセスの直後に自バンクあるいはコード領域
およびデータ領域のうち他方へのメモリアクセスが発生
しても、該メモリアクセスをＲＡＳ信号の生成なしに行
えるので、プロセッサ１のメモリアクセス待ち時間を削
減することができる。
【００２１】特に、コード領域へのアクセスが行われる
場合、このアクセスに続いてデータ領域へのアクセスが
行われることが多い。このような場合に、プロセッサ１
はアクセス待ちとなることなく、データ領域へのアクセ
スを行うことができ、処理効率を向上させることができ
る。
場合、このアクセスに続いてデータ領域へのアクセスが
行われることが多い。このような場合に、プロセッサ１
はアクセス待ちとなることなく、データ領域へのアクセ
スを行うことができ、処理効率を向上させることができ
る。
【００２２】尚、本発明の一実施例では２つのダイナミ
ックメモリ５，６へのメモリアクセスについて述べた
が、３つ以上のダイナミックメモリに対するメモリアク
セスにも適用できることは明白であり、これに限定され
ない。
ックメモリ５，６へのメモリアクセスについて述べた
が、３つ以上のダイナミックメモリに対するメモリアク
セスにも適用できることは明白であり、これに限定され
ない。
【００２３】
【発明の効果】以上説明したように本発明のメモリアク
セス制御回路によれば、一方のバンクがアクセスされて
いるときに、アクセスされない他方のバンクに対応する
制御信号生成回路が動作タイミング信号を保持するよう
制御することによって、プロセッサのメモリアクセス待
ち時間を削減することができるという効果がある。
セス制御回路によれば、一方のバンクがアクセスされて
いるときに、アクセスされない他方のバンクに対応する
制御信号生成回路が動作タイミング信号を保持するよう
制御することによって、プロセッサのメモリアクセス待
ち時間を削減することができるという効果がある。
【００２４】また、本発明の他のメモリアクセス制御回
路によれば、コード領域とデータ領域とのうち一方がア
クセスされているときに、アクセスされない他方の領域
に対応する制御信号生成回路が動作タイミング信号を保
持するよう制御することによって、プロセッサのメモリ
アクセス待ち時間を削減することができるという効果が
ある。
路によれば、コード領域とデータ領域とのうち一方がア
クセスされているときに、アクセスされない他方の領域
に対応する制御信号生成回路が動作タイミング信号を保
持するよう制御することによって、プロセッサのメモリ
アクセス待ち時間を削減することができるという効果が
ある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来例の構成を示すブロック図である。
１ プロセッサ ２ 制御信号管理回路 ３，４ 制御信号生成回路 ５，６ ダイナミックメモリ ７ 競合制御回路
Claims (2)
- 【請求項１】 ダイナミックメモリからなるメモリ空間
を所定領域に分割してなる複数のバンク各々に対するア
クセス要求に応じて各々対応するダイナミックメモリへ
の動作タイミング信号を生成して出力する制御信号生成
手段と、前記複数のバンクのうち一つに対する前記アク
セス要求が検出されたとき、他のバンクに対応する前記
ダイナミックメモリに対する前記動作タイミング信号を
保持するよう前記制御信号生成手段を制御する制御手段
とを有することを特徴とするダイナミックメモリのメモ
リアクセス制御回路。 - 【請求項２】 ダイナミックメモリからなるメモリ空間
を所定領域に分割してなる複数のバンク各々が割当てら
れたコード領域およびデータ領域に対するアクセス要求
に応じて各々対応するダイナミックメモリへの動作タイ
ミング信号を生成して出力する制御信号生成手段と、前
記コード領域およびデータ領域のうち一方に対する前記
アクセス要求が検出されたとき、前記コード領域および
データ領域のうち他方に対応する前記ダイナミックメモ
リに対する前記動作タイミング信号を保持するよう前記
制御信号生成手段を制御する制御手段とを有することを
特徴とするダイナミックメモリのメモリアクセス制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020444A JPH05189963A (ja) | 1992-01-08 | 1992-01-08 | ダイナミックメモリのメモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020444A JPH05189963A (ja) | 1992-01-08 | 1992-01-08 | ダイナミックメモリのメモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189963A true JPH05189963A (ja) | 1993-07-30 |
Family
ID=12027225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020444A Pending JPH05189963A (ja) | 1992-01-08 | 1992-01-08 | ダイナミックメモリのメモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189963A (ja) |
-
1992
- 1992-01-08 JP JP4020444A patent/JPH05189963A/ja active Pending
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