JPH0836522A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプロセッサからＤＲＡＭに対するア
クセスを高速にする。 【構成】 マイクロプロセッサ１から出力されたアドレ
スを、アドレス変換装置２により、関連するプログラム
及びデータの領域が同一のロウアドレス境界内に収まる
ようにアドレス変換してから、ＤＲＡＭ３に与えること
にする。プログラム及びデータの領域のロウアドレスが
同一であるため、プログラムのフェッチとデータのリー
ド／ライトが切り換わる毎に、ロウアドレスを与え直す
必要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ制御方式に関し、
特に数値制御装置、ロボット制御装置などに主記憶装置
として使用されるダイナミックＲＡＭ（Randam Access
Memory）、すなわちＤＲＡＭへのアクセス方法を最適に
するメモリ制御方式に関する。

【０００２】

【従来の技術】数値制御装置などにおいては、主記憶装
置にＤＲＡＭが使用されている。ＤＲＡＭはデータを記
憶する最小単位の回路が格子状に配置されている。その
うちの一つの回路にアクセスするには、ロウアドレス
（上位アドレス）とカラムアドレス（下位アドレス）と
を指定してアクセスするが、これら２つのアドレスはマ
ルチプレクスされて同一の入力ピンから与えられる。ロ
ウアドレスを指定しているかカラムアドレスを指定して
いるかは、ＲＡＳ（Row Address Strobe）信号及びＣＡ
Ｓ（Column Address Strobe ）信号を与えることによっ
て区別される。すなわち、ロウアドレスを印加してから
ＲＡＳ信号を入力すると、そのアドレスが取り込まれて
ロウアドレスとしてラッチされ、次にカラムアドレスを
同一入力ピンに印加してからＣＡＳ信号を入力すると、
同様にカラムアドレスがラッチされる。

【０００３】ＤＲＡＭは一般に、ロウアドレスが指定さ
れると、指定された行のすべてのデータが行バッファに
入れられ、そこからカラムアドレスによって指定された
データが出力される。その後、行バッファのデータは同
じ行に書き戻される。

【０００４】このように、ＤＲＡＭのアクセスは、ロウ
及びカラムのアドレスを２回指定することで行ってい
る。これに対し、前回のアドレスとロウアドレスが同一
であれば、カラムアドレスの指定だけにしてアクセスの
高速化を図ることができ、たとえば高速ページモードと
呼ばれる高速アクセスモードが知られている。

【０００５】ところで、一般に、マイクロプロセッサ
は、プログラムをメモリからフェッチし、フェッチされ
たプログラムによってデータをリード／ライトする。そ
のため、マイクロプロセッサのメモリへのアクセスサイ
クルは、プログラムのフェッチサイクルとデータのアク
セスサイクルとが交互に、あるいはそれに近い頻度で発
生する。

【０００６】プログラムとデータとの容量が比較的小さ
なシステムの場合には、プログラム及びデータが接近し
たメモリアドレス空間に配置されることが多い。このよ
うな場合、プログラム及びデータはロウアドレスが同一
になる確率が非常に高いので、高速ページモードのよう
な高速のアクセス方法が有効である。

【０００７】一方、システムが大きくなると、プログラ
ム及びデータは、通常、ロウアドレスの境界を越えて互
いに離れたアドレス空間に置かれることが多い。この場
合には、プログラム及びデータのロウアドレスが同一と
はなり得ないので、プログラムのフェッチとデータのリ
ード／ライトとが切り換わる毎に新しいロウアドレスを
与え直さなければならない。

【０００８】

【発明が解決しようとする課題】このように、マイクロ
プロセッサがメモリからプログラムを読んで、データを
リード／ライトするという操作を繰り返しているとき、
従来のＤＲＡＭへのアクセス方法では、特に、システム
が大きくなって、プログラム及びデータが離れたアドレ
ス空間に置かれるような場合には、ロウアドレスが同一
になることはなくなり、したがってロウアドレスの与え
直しが必要となるために、アクセス時間を余計に必要と
し、高速のアクセス方法は性能をかえって低下させてし
まうという問題点があった。

【０００９】本発明はこのような点に鑑みてなされたも
のであり、ＤＲＡＭに対する高速ページモードなどの高
速アクセス方法を最適に使用可能とするメモリ制御方式
を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明では上記課題を解
決するために、マイクロプロセッサからダイナミックＲ
ＡＭへアクセスするメモリ制御方式において、前記マイ
クロプロセッサから出力されるアドレスを受けて、プロ
グラムとデータとが前記ダイナミックＲＡＭ上で同一の
ロウアドレスの範囲内に収まるよう近接して配置される
領域のアドレスに変換して、前記ダイナミックＲＡＭに
与えるアドレス変換装置を備えていることを特徴とする
メモリ制御方式が提供される。

【００１１】

【作用】上述の手段によれば、アドレス変換装置によ
り、関連するプログラム及びデータがダイナミックＲＡ
Ｍ上に近接して配置されるので、プログラム及びデータ
に交互にアクセスするとき、ロウアドレスを改めて与え
直すことなくダイナミックＲＡＭにアクセスすることが
できる。

【００１２】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明によるメモリ制御方式を示す図で
ある。図において、１はマイクロプロセッサ（ＭＰ
Ｕ）、２はアドレス変換装置、３はＤＲＡＭを示してい
る。マイクロプロセッサ１から出力されるアドレスはア
ドレス変換装置２に入力され、入力されたアドレスをア
ドレス変換装置２ではあらかじめ設定された別のアドレ
スに変換し、変換されたアドレスはＤＲＡＭ３に対して
与えられる。与えられたアドレスに対して、ＤＲＡＭ３
はマイクロプロセッサ１との間でデータの受け渡しを行
う。すなわち与えられたアドレスのデータをＤＲＡＭ３
からマイクロプロセッサ１に読み出したりマイクロプロ
セッサ１からのデータをＤＲＡＭ３へ書き込んだりす
る。

【００１３】アドレス変換装置２は、マイクロプロセッ
サ１から出力されるアドレスを受けて、関連するプログ
ラムとデータとがＤＲＡＭ３上で同一のロウアドレスの
範囲内に収まるような近接した領域に配置されるアドレ
スに変換する。

【００１４】図２はアドレス変換装置の構成例を示す図
である。アドレス変換装置２は、マイクロプロセッサ１
から出力されるアドレスとＤＲＡＭ３に対して出力する
アドレスとの対応関係を保存する対応表２ａと、マイク
ロプロセッサ１から出力されたアドレスをその対応表２
ａを参照して対応するアドレスに変換する変換実行部２
ｂと、この変換実行部２ｂから出力されるアドレスをロ
ウアドレス又はカラムアドレスに切り換える切換装置２
ｃとを備えている。

【００１５】対応表２ａは、マイクロプロセッサ１から
出力されるアドレスについては、プログラムをコンパイ
ルしたときに生成されるデータからプログラム及びデー
タの領域が明確にされているので、そのデータを使用
し、変換されるべきアドレスについては、１つのロウア
ドレスの範囲内のアドレスを対応させるようにしてい
る。

【００１６】切換装置２ｃは、マイクロプロセッサ１か
ら与えられたアドレスがたとえば１６ビットであれば、
これを上位８ビット及び下位８ビットに分けてＤＲＡＭ
３のロウアドレス又はカラムアドレスに切り換えるよう
にしている。

【００１７】図３はアドレス変換装置の変換例を示す図
である。この図において、３ａはマイクロプロセッサ１
によってアドレス指定されたプログラム及びデータの領
域を示し、３ｂはアドレス変換装置２によって変換され
たアドレスによるプログラム及びデータのＤＲＡＭ３上
の領域を示している。

【００１８】この例によれば、マイクロプロセッサ１か
ら出力される変換前のアドレス指定では、プログラム領
域とそのプログラムに対応するデータ領域とが離れて配
置されている。一方、アドレス変換の後は、ロウアドレ
スの境界は、１０００Ｈ毎、すなわち「４ＫＢ」毎にな
っていて、１つのロウアドレスのグループを構成してい
る。これらのロウアドレスが同一のグループには、それ
ぞれプログラム領域とそれに関連するデータ領域とが収
められている。たとえば最初のグループには、０Ｈから
８００Ｈの領域にプログラムＰ１が、そして、８００Ｈ
から１０００Ｈまでの領域にデータＤ１が纏めて収めら
れている。これら関連するプログラムＰ１及びデータＤ
１はロウアドレスが同一であるため、このプログラムＰ
１を実行中は、ロウアドレスを一度指定するだけで、後
はカラムアドレスを指定するだけでアドレス指定でき、
高速アクセスモードを使用することができる。

【００１９】図４はアドレス変換装置の別の変換例を示
す図である。この図は、特に、ＤＲＡＭが２バンク構成
になっている場合のアドレス変換例を示したもので、３
ｃはマイクロプロセッサ１によってアドレス指定された
プログラム及びデータの領域を示し、３ｄは２つのバン
クＢＡＮＫ１，ＢＡＮＫ２によって構成されたＤＲＡＭ
３上の変換後のアドレスによるプログラム及びデータの
領域を示している。

【００２０】この例によれば、バンク毎にプログラムと
データとが分けられて収められるようにしている。２つ
のバンクＢＡＮＫ１，ＢＡＮＫ２は通常、カラムアドレ
スが共通になっており、バンクの切り換えを２つのＲＡ
Ｓ信号で行っている。したがって、マイクロプロセッサ
１がプログラムと関連するデータとを交互にアクセスし
たとしても、ＤＲＡＭ３から見れば、同じロウアドレス
の中をアクセスしたように見えることになる。

【００２１】

【発明の効果】以上説明したように本発明では、マイク
ロプロセッサからのアドレスを、関連するプログラム及
びデータの領域が同一のロウアドレス境界に収まるよう
にアドレス変換してから、ＤＲＡＭに与えるようにした
ので、プログラムのフェッチとデータのリード／ライト
が切り換わる毎に、ロウアドレスを与え直す必要がなく
なり、ＤＲＡＭの高速アクセスモードの効率を高めるこ
とができる。

【図面の簡単な説明】

【図１】本発明によるメモリ制御方式を示す図である。

【図２】アドレス変換装置の構成例を示す図である。

【図３】アドレス変換装置の変換例を示す図である。

【図４】アドレス変換装置の別の変換例を示す図であ
る。

【符号の説明】

１ マイクロプロセッサ ２ アドレス変換装置 ２ａ 対応表 ２ｂ 変換実行部 ２ｃ 切換装置

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサからダイナミックＲ
   ＡＭへアクセスするメモリ制御方式において、 前記マイクロプロセッサから出力されるアドレスを受け
   て、プログラムとデータとが前記ダイナミックＲＡＭ上
   で同一のロウアドレスの範囲内に収まるよう近接して配
   置される領域のアドレスに変換して、前記ダイナミック
   ＲＡＭに与えるアドレス変換装置を備えていることを特
   徴とするメモリ制御方式。
2. 【請求項２】 前記アドレス変換装置は、前記マイクロ
   プロセッサから出力されるアドレスと前記ダイナミック
   ＲＡＭに対して出力するアドレスとの対応関係を保存す
   る対応表と、前記マイクロプロセッサから出力されたア
   ドレスを前記対応表を参照して対応するアドレスへの変
   換を行う変換実行部とを備えていることを特徴とする請
   求項１記載のメモリ制御方式。
3. 【請求項３】 前記アドレス変換装置は、前記変換実行
   部から出力されるアドレスをロウアドレス又はカラムア
   ドレスに切り換える切換装置を備えていることを特徴と
   する請求項２記載のメモリ制御方式。
4. 【請求項４】 前記対応表は、前記プログラムのコンパ
   イル時に決定されるメモリ領域のアドレスに基づいて設
   定されていることを特徴とする請求項２記載のメモリ制
   御方式。
5. 【請求項５】 前記対応表は、前記ダイナミックＲＡＭ
   が２バンク構成になっているとき、前記プログラムとこ
   れに関連するデータとが異なるバンクに分けて収めるよ
   うなアドレスを設定していることを特徴とする請求項１
   記載のメモリ制御方式。