JPS61196340A - ランダムアクセスメモリを遅延線としてアドレツシングする方法及び該遅延線を含む信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ｎビットのアドレス長を有するランダムアク
セスメモリを、それぞれマルチピ・ノドデータエレメン
トを記憶し得るＬ個の記憶位置を有する遅延線として動
作するようにアドレスする方法であって、使用可能なメ
モリ区域を任意の遅延線に割当てると共に次の反復ステ
ップ：−リードポインタにより前記メモリ区域をアドレ
スしてデータエレメントを読出すステップ、−リードポ
インタから所定の距離に位置するライトポインタにより
前記メモリ区域をアドレスしてデータエレメントを書込
むステップ、−インクリメント動作により次のリードポ
インタを準備するステップ、 を具えるランダムアクセスメモリを遅延線としてアドッ
シングする方法に関するものである。

斯かる方法は英国特許出願公告第２１５５５８８号、特
に第１５図から既知である。そのメモリ制御は４個のア
ドレスデータ、即ちランニング読出しアドレス、ランニ
ング書込みアドレス、スタートアドレス及びエンドアド
レスを必要とする。ランニングアドレスはエンドアドレ
スと比較され、エンドアドレスに到達したらスタートア
ドレスが新しいランニングアドレスとして人力される。

これがため種々の長さの遅延線をメモリ内に同時に実現
することができるが、そのためには常時４個のアドレス
量を保持する必要がある。したがって、複雑なブックキ
ーピング組織が必要とされる。本発明は、種々の長さの
遅延線は同期してアドレスされること（このことはそれ
ぞれの原始データが同期して提示されること、又は宛先
データが同期して取出されることを意味する）が多いと
いう認識に基づいくものである。データ幅（例えばワー
ド長）は種々の遅延線に対し同一にする必要はない。更
に、それぞれの原始データの提示速度は必ずしも同一に
する必要はなく、例えば１：２のような簡単な関係にす
ることができる。上述の全ての場合において同期は、１
個以上の遅延線を区分に分けてこれらを二次的な遅延線
として並列に配列することにより簡単に達成することが
できる。本発明の目的は、一方ではメモリサイクルのレ
ベルにおいてできるだけ多数の基本メモリ動作をその１
サイクル内に集中させることにより、他方では読出し／
書込み動作のレベルにおいてアドレスインクリメントの
ビット数を制限してアドレス幅よリ一般に幅の狭いデー
タバスをアドレスの転送にも使用できるようにすると共
に１メモリ動作につき少数のアドレス転送動作を必要と
するだけとすることによりメモリのアドレッシングを加
速することにアリ、且つアドレスバスの幅が全アドレス
の幅より小さいとき、例えば全アドレスがメモリマトリ
クスの行アドレスと列アドレスの組合わせから成るとき
でも上記の利点を実現することにある。

本発明はこの目的を達成するために、互いに同期してア
ドレスすべき複数個の遅延線のアドレッシングのために
、これらの遅延線を一列に結合して該遅延線列の先行遅
延線に対するライトポインタの値を次の遅延線に対する
リードポインタの値に等しくし、このように２度指示さ
れるアドレスを読出し／変更／書込み動作においてアド
レスし、同一の遅延線の２個の順次のデータエレメント
間のアドレスステップを１より大きい値Ｐにすると共に
前記複数個の遅延線に使用可能な連続メモリ区域内に該
メモリ区域の長さのモジュロとして実現して種々の遅延
線のデータエレメントが前記メモリ区域内に混合されて
記憶されるようにし、インクリメントステップＩ＝　（
Ｐ×Ｌ、）モジュロ−メモリ区域の長さが少なくとも１
個の遅延線に対する遅延サイクルの少なくとも１反復サ
イクルにおいて前記メモリ区域自体の長さを表すのに必
要なビット数より少数のアドレスビット数として表すこ
とができる値を有するようにすることを特徴とする。１
４にの記憶容量に対しては例えば１６ビットのアドレス
ビットが必要とされる。遅延線の長さが例えば２５６デ
ータエレメントにのぼるとき、上述の解決策によれば１
６ビットより著しく少数のビット数で表せるインクリメ
ントステップを多くの場合に使用し得る。

値Ｐと前記メモリ区域の長さは１より大きい公約数を持
たないようにするのが好適であることが確かめられた。

この場合にはメモリ区域全体を記憶位置がスキップされ
ることなく、従ってその有効容量を低減することなく、
又は構成を複数のメモリサブ区域で複雑にすることなく
順次に完全に横断させることができる。

本発明は斯かる遅延線を含む信号処理装置にも関するも
のである。信号処理装置は一般に使用されており、通常
その中に数個の互いに同期した遅延線を実現する必要が
ある。本発明は結果として多くの場合に高速メモリアク
セスを生ずるため、信号処理装置のマシーンサイクルを
極めて短くする必要がなく、また前記遅延線以外の機能
の実行のために一層大きな時間を維持することができる
。

図面につき本発明を説明する。

第１図は本発明による信号処理装置の簡単なブロック図
を示す。この基本的なセットアツプには演算装置（ＡＬ
Ｕ）２０と、ラングムアクセスメモタ（Ｍ　Ｅ　Ｍ　）
　２２と、環境とのコミニユケーションのための入出力
装置（１／　０　）　２４を用いる。更に、これら素子
間における制御信号の交換用に種々の接続線を含む制御
バス２８を具え、この制御バスは必要な限り選択的に接
続される。ライン２６は環境への接続ラインである。ラ
イン３０はデータバスである。バスラインを節約するた
めに、アドレスバスを別個に設けない。本例ではデータ
バスは８ビットの幅を有する。メモリ２２は２”（６４
Ｋ）の８ビットワードの容量を有し、従って１６アドレ
スビットを必要とする。この目的のために、アドレスレ
ジスタ３４、インクリメントレジスタ３２およびアドレ
スアダー３６を具えるアドレス演算装置をもうける。素
子３４．３６は１６ビットのデータバス幅を有し、素子
３２は９ビットのデータバス幅を有する。

形成されたアドレスはアドレスアダー３６カラレシジス
タ３４に戻すことができる。レジスタ３４はデータバス
から２回の動作で充填することができる。

８ビットを越える幅のインクリメントを行なう必要があ
るときは、そのインクリメント値は２部分に分けて２回
のの転送動作で転送され、インクリメント値の該当部分
に対応するシフト動作の実行とともにアドレス演算が行
なわれるれる。素子３２゜３４、３６の特定の制御接続
線は図を簡単とするために省略しである。ライン３８は
メモリ２２のデータライン接続である。

他の例では、データバスは同様にアドレス長より小さい
１２ビットの幅を有する。アドレスバスが別個に存在す
るときでも、後述する解決策は実行可能な最大の長さを
有するアドレス値を単一のバス転送で転送し得ないとき
に有利になる。信号処理の場合は、順次の量が通常同様
に処理され、例えばこれら量はオーディオ信号のような
連続信号のディジタル化サンプル値を表わす。。これが
ため、デジタル手段により実現し得る種々のフィルタ機
能を通常必要とする。これらフィルタは多くの場合遅延
線を用いる。ディジタル信号処理装置自体は既知である
（例えば本願に係わる欧州特許出願第１５４０５１号参
照）。

遅延線の説明 第２ａ、２ｂ、２ｃ図は遅延線の動作を説明するもので
ある。ライン３９はアドレススペースを表わし、メモリ
区域はこのラインに沿った所定の距離に対応する。３個
の遅延線４０．４２．４４を実現する。本例では遅延線
４０．４２は同数のデータエレメントを有し、遅延線４
４はその２倍のデータエレメントを有し、これは次の２
つの理由、 （ａ）データが単−記憶位置内に入らないためにそのデ
ータを２つの記憶位置に分ける必要があるため（このた
め遅延線４０．４２に対するメモリアクセスは１回であ
るのに対して遅延線４４に対しては２回のメモリアクセ
ス動作を行なう必要がある）； ら〕遅延線４４で実現する遅延線時間を遅延線４０．４
２の２倍にする必要があるため（他の遅延線時間の比に
することもできること勿論である）である。

初めに第２ａ図の場合について考察する。全ての遅延線
に対し読出し／書込みアドレス及び各別の境界アドレス
を使用することは極めて複雑である。これがため、最初
に第２ｂ図への変換について説明する。第２ｂ図におい
て、遅延線は連結されており、遅延線４２はアドレス変
更を受けて遅延線４６になっており、遅延線４４は遅延
線４８．５０に分割されており、このセットアツプでは
例えば遅延線４８が常にデータの下位部分を受信し、遅
延線５０が上位部分を受信するようにしである。２個の
遅延線の境界においては、常に読出し動作と書込み動作
が組合わされて行なわれるか。次に、アドレス変更がＬ
個の記憶位置に亘って行なわれ、読出しと書込みのアク
セスがくり返される。このとき占有メモリ区域が全メモ
リスペースの境界または割当てられた小区域の境界の方
向にシフトされるインクリメント動作のためにアドレス
が上側境界を越えると、結合遅延線の長さを表わすアド
レス位置の数がそのアドレス値からモジュロ演算で減算
される。これがため割当てられた区域が常に周期的に横
断される。読出し／変更／書込みサイクルは読出しサイ
クルと書込みサイクルの和より短い時間を必要とする。

これがため動作が加速される。

上述のセットアツプは次の点でまだ完全でない。

アドレスインクリメントを各メモリサイクルにおいて距
離りに亘って行なう必要がある。全メモリのアドレス長
がｎビットにのぼるときは、インクリメツトステップを
任意の値にすることができる。

この値を固定することは問題ない。しかし、種々の距離
をインクリメントする場合にはこの情報をその都度バス
を経て供給する必要がある。インクリメントの長さく複
数ビットで表される）がバスの幅より多数のビットを含
むときは２回（又はそれ以上）の転送サイクルが必要と
され、動作速度が低下する。これがため、異なる解決策
を第２Ｃ図に示すように実現する。即ち種々の遅延線を
混合することにより物理的な記憶位置の数で表わされる
小インクリメント距離を達成する（小さな矢印で示しで
ある）。この場合各インクリメントステップの転送が単
一のバス転送で十分になる。後述するように、このこと
は全ての場合において全てのインクリメントステップに
対して実現し得ることでない。

データエレメントの位置設定の例 第３ａ〜３ｈ図はメモリ内のデータエレメントの位置設
定の第１の例を示す。この簡単な例ではメモリは１６個
のアドレス位置を具え、これらを対応する個数の四角で
示しである。２個の遅延線があり、第１の遅延線はこの
瞬時状態において全部で７個のデータエレメントＡｔ、
　Ｂｌ、　Ｃ１，Ｇｌを含んでいる。第２遅延線も同様
に７個のデータエレメントＡ２．８２．　　、、、、、
、、、、Ｇ２をふくんでいる。これら遅延線の２個の順
次のデータエレメント間のアドレスステップはＰ＝１で
ある。これを接続矢印１００で示しである。第１遅延線
（Ａ１）の読出しアドレスと、第２遅延線（Ａ２）の読
出しアドレス−第１遅延線の書込みアドレス（ここに旧
が書込まれる）との間のインクリメントステップは値７
を有し、従ってこれは３ビットで表わすことができ、４
ビットの全アドレス幅より１ビット小さくなる。

第２遅延線の読出しアドレスとこの遅延線の書込みアド
レス（ここにＨ２が書込まれる）との間のインクリメン
トステップも値７を有する。次いで第１遅延線の新しい
読出しアドレス（旧）に戻るインクリメツトステプは値
ＰＸＫを有する（ここでＫはメモリ区域内の空の位置の
数に１を加えた数であり、本例ではに＝３である）。こ
の値は、アドレスが割当てられたメモリ区域の長さのモ
ジュロ（本例ではモジュロ−１６）として計算されるた
めに２ビットで表わすことができる。２個の空位置は長
さＬ′＝に＝３を有するダミー遅延線の一部を構成する
ものとみなせる。従って、１サイクル当たり２つのイン
クリメントステップ７（２度）及び３を交互に行なう必
要がある。この場合、アドレスバスが３ビットの幅を有
するときは、２度の転送が必要とされ、２ビットの幅を
有するときは３度の転送が必要とされる。遅延線のため
の２つのアドレスサイクル間に他のメモリアドレッシン
グ動作を行なう必要があるときは実スタートアドレスと
３ビットインクリメントステツプを転送する必要がある
。バスが３ビットの幅を有するときは３度の転送が必要
とされ、バスが２ビットの幅を有するときは４度のバス
転送が必要とされる。

同じ２個の遅延線に対して第３ｂ図は３位置のアドレス
ステップ（矢印１０２）を示す。１６個の全ての記憶位
置を使用し得るときは、この場合にはインクリメントス
テップは５になる。この場合にも全てのアドレス計算は
モジュロ−１６演算で行なわれる。インクリメントステ
ップ（矢印１０４）は３ビットで表わすことができる。

インクリメントステップ■は次のように計算することが
できる。

１＝　（Ｐ×Ｌ）ｍｏｄ　Ｇ＝　（３Ｘ７）ｍｏｄ　１
６＝５Ｌ−データエレメントの数で表わした遅延線の長
さ： Ｇ＝記憶位置の数で表わしたメモリ区域の長さ；ダミー
遅延線に対するインクリメントステップは３ＸＫ＝９で
あり、これは４ビットで表わすことができる。種々のバ
ス幅に対し１サイクル当たりのバス転送の数は次のよう
になる。

ダミー遅延線有り　　ダミー遅延線無し（２つの等しい
インクリメントステップは１度転送するだけでよい）。

同じ２個の遅延線に対して第３Ｃ図は５位置のアドレス
ステップを示す（矢印１０６）。この場合インクリメン
トステップ（矢印１０８）は３位置になり、これは２ビ
ットで表わすことができる（Ｉ＝　（５ｘ　？　）ｍｏ
ｄ　１６＝　３　）。ダミー遅延線に対してはインクリ
メントステップはＰ　Ｘ　３　＝１５になる。

第３ｄ図は７位置のアドレスステップ（矢印１１０）を
示し、この場合にはインクリメント長く矢印１１２）は
１位置になる（Ｉ＝　（７ｘ７）ｍｏｄ　１６＝　１　
）。ダミー遅延線に対してはインクリメントステップは
７　ｘｋ＝２１　ｍａｄ　１６　＝　５になる。

第３ｅ図は９位置のアドレスステップ（矢印１１４）を
示し、この場合にはインクリメントステップは１５位置
になり、これは４ビットで表わすことができるのみであ
る。ダミー遅延線に対してはインクリメントステップは
１１になる。他の図も同様にそれぞれ 第３ｆ図：　　Ｐ＝１１．　　Ｉ＝１３．　　Ｉ’＝１
第３ｇ図：　　Ｐ＝１３．　１＝１１．　　Ｉ’＝７第
３ｈ図：　　Ｐ＝１５．　　Ｉ＝肌　Ｉ　’　＝１３の
場合を示すＮ’はダミー遅延線に対するインクリメント
ステップである）。

特に第３ｂ、３ｃ、３ｄ図は“実”遅延線に対するイン
クリメントステップを限定したものに関連する。“ダミ
ー”遅延線に対しては特に第３ａ。

３ｄ、３ｆ図が限定されたインクリメントステップを有
する。種々のインクリメントステップの発生に応じて１
つの解決策又は別の解決策が最良の結果をもたらす。量
Ｐとメモリ区域の長さく本例では１６記憶位置）は１よ
り大きい公約数を持たないことが確かめられた。この場
合には遅延線はメモリ区域全体に亘って延在する。公約
数が１より大きく、例えば２の場合には、記憶位置は異
なるカテゴリーの遅延線の一部を構成することになり、
この場合には遅延線は一方のカテゴリー又は他方のカテ
ゴリーに限定される。この点は特別利点にならないが、
一般に問題にもならない。

同様に、第４ａ〜４ｄは長さの異なる２個の同期遅延線
の実現例を示すものである。それぞれの長さ、アドレス
ステップ及びインクリメントステップは次の通りである
。

第４ａ図　７．５　　　７　　　１　　　３第４ｂ図　
７６３５２ 第４Ｃ図　９　　　６　　１１　　３　　　２第４ｄ図
　８７７８１ 各々においてアドレスステップの最適値を選択しである
。他のアドレスステップはもっと大きなインクリメント
長を生ずる。ここではダミー遅延線は考慮してない。本
発明は、異なる長さを有するメモリ区域が割当てられた
とき、或いは数個の遅延線を設ける必要があるときにも
同様に使用することができる。殆んどの場合において最
大インクリメント長を低減するのに魅力的なアドレスス
テップを見い出すことができることを確かめた。

第５図はメモリ組成の他の例を示す。これには同一の長
さの遅延線が設けられており、各遅延線はブロックで表
わしである。各遅延線において読出し動作は始点でくり
返し行われ書込み動作は終点で行われる。更に、追加の
読出し動作が中心点で行われるため、サブ遅延線が形成
される。この図はアドレスステップを増大することによ
る遅延線の混成をまだ示してないが、この点は他の図を
参照されたい。数字は基本メモリ動作が行なわれる順序
を示す。先ず、読出し動作が１”で行なわれる。次に“
２”において読出し／変更／書込み動作が行なわれる。

この動作は“３”においてくり返され、最後に４”で書
込み動作が行なわれる。次に、読出し動作さが“５”、
“６”。

“′７”で行なわれる。これがため、同様の動作（読出
し、読出し／変更／書こみ）を順次行なうことにより一
層の簡単化を得ることができる。更に、対応する動作量
のインクリメントステップは通常同一（例えば５，６．
７間）である。

第３，４図において、割当てられたメモリ区域には常に
データエレメントを入れておくことができる。本発明は
上述した種類の遅延線を含む信号処理装置にも関するも
のである。その場合には入力端及び出力側にアナログ信
号をディジタル信号に変換する°コンバータおよびその
逆に変換するコンバータが必要になる。

【図面の簡単な説明】

第１図は本発明により信号処理装置の簡略ブロック図、 第２ａ〜２Ｃ図は遅延線の動作説明図、第３ａ〜３ｈ図
はメモリ内のデータエレメントの位置設定の第１の例を
示す図、 第４ａ〜４ｄ図はメモリ内のデータエレメントの位置設
定の第２の例を示す図、 第５図は遅延線として動作するメモリ組織の他の例を示
す図である。 ２０・・・演算装置　　　　　２２・・・メモリ２４・
・・入出力装置　　　　２６・・・接続ライン２８・・
・コントロールバス　３０・・・７’　−タハス３２・
・・インクリメントレジスタ ３４・・・アドレスレジスタ ３６・・・アドレスアダー ３８・・・データライン ３９・・・アドレススペース ４０、４２．４４．４６．４８．５０．５２・・・遅延
線１．００．　１０２．　１０６．１１０．１１４・・
・アドレスステップ１０４、　１０８．　１１２・・・
インクリメントステップ特許出願人　　　エヌ・ベー・
フィリップス・フルーイランペンファブリケン ＦＩ６．５ ロ　　　　Ｄ　　　υ　　　℃　　　　α０つρ −棒−０）ｆ

Claims (1)

1. 【特許請求の範囲】 １、ｎビットのアドレス長を有するランダムアクセスメ
   モリを、それぞれマルチビットデータエレメントを記憶
   し得るＬ個の記憶位置を有する遅延線として動作するよ
   うにアドレスする方法であって、使用可能なメモリ区域
   を任意の遅延線に割当てると共に次の反復ステップ： −リードポインタにより前記メモリ区域をアドレスして
   データエレメントを読出すステ ップ、 −リードポインタから所定の距離に位置するライトポイ
   ンタにより前記メモリ区域をア ドレスしてデータエレメントを書込むステ ップ、 インクリメント動作により次のリードポイ ンタを準備するステップ を具えるランダムアクセスメモリを遅延線としてアドレ
   ッシングする方法において、互いに同期してアドレスす
   べき複数個の遅延線のアドレッシングのために、これら
   の遅延線を一列に結合して該遅延線列の先行遅延線に対
   するライトポインタの値を次の遅延線に対するリードポ
   インタの値に等しくし、このように２度指示されるアド
   レスを読出し／変更／書込み動作においてアドレスし、
   同一の遅延線の２個の順次のデータエレメント間のアド
   レスステップを１より大きい値Ｐにすると共に前記複数
   個の遅延線に使用可能な連続メモリ区域内に該メモリ区
   域の長さのモジュロとして実現して種々の遅延線のデー
   タエレメントが前記メモリ区域内に混合されて記憶され
   るようにし、インクリメントステップＩ＝（Ｐ×Ｌ）モ
   ジュロ−メモリ区域の長さが少なくとも１個の遅延線に
   対する遅延サイクルの少なくとも１反復サイクルにおい
   て前記メモリ区域自体の長さを表すのに必要なビット数
   より少数のアドレスビット数として表すことができる値
   を有するようにすることを特徴とするランダムアクセス
   メモリを遅延線としてアドレッシングする方法。 ２、前記値Ｐは前記メモリ区域の長さと１より大きい公
   約数を持たないことを特徴とする特許請求の範囲第１項
   記載の方法。 ３、１個のメモリアドレスに格納し得る数より大きいビ
   ット幅を有するデータ用の遅延線を実現するために、該
   データを短い長さのデータエレメントに分割し、これら
   のデータエレメントを複数個（＞１）の対応する遅延線
   で遅延することを特徴とする特許請求の範囲第１項又は
   第２項記載の方法。 ４、少なくとも２個の遅延線をサブ遅延長で反復インタ
   ーバルで読出す必要があるときはこの読出し動作を関連
   する反復周期の全書込み動作が行われた後に行なうこと
   を特徴とする特許請求の範囲第１、２項または第３項に
   記載の方法。 ５、種々の遅延線に対して遅延長は少なくとも２つの異
   なる値を有することを特徴とする特許請求の範囲第１〜
   ４項の何れかに記載の方法。 ６、一緒に記憶されるデータエレメントが割当てられた
   メモリ区域を完全に充満しないときは、前記遅延線列内
   に、充満されないメモリ区域部分よりも１記憶位置だけ
   大きい長さにダミー遅延線を結合することを特徴とする
   特許請求の範囲第１〜５項の何れかに記載の方法。 ７、プロセッサ素子（２０）と、メモリ（２２）と、環
   境への接続手段（２４）と、これら素子を相互接続する
   バスシステム（２８、３０）とを具え、前記メモリは現
   在アドレスと前記バスシステムを経て受信されるインク
   リメントステップから新しいアドレスを形成するアドレ
   ス計算手段（３２、３４、３６）を含んでいる信号処理
   装置において、割当てられたメモリ区域内に構成された
   互いに同期してアドレスすべき複数個の遅延線のアドレ
   ッシングのために、これら遅延線は先行遅延線の書込み
   アドレスを次の遅延線の読出しアドレスと共通にし、且
   つ同一遅延線の２個の順次のデータエレメント間のアド
   レスステップを値Ｐ＞１にすると共に前記複数個の遅延
   線に使用可能な連続メモリ区域内に、該メモリ区域の長
   さのモジュロとして実現し得るようにして、種々の遅延
   線のデータエレメントが混合されて記憶されるようにし
   、前記アドレス計算手段は前記メモリ区域のスタートア
   ドレスに対しアドレス計算を前記メモリ区域の長さのモ
   ジュロとして行なうようにし、且つ前記遅延線の少なく
   とも１つの遅延線に対する少なくとも１つのインクリメ
   ントステップのためにバスシステムの１回の転送ステッ
   プを使用するようにし、そのインクリメントステップＩ
   ＝（Ｐ×Ｌ）モジュロ−前記メモリ区域の長さを前記メ
   モリ区域自体の長さを表すのに必要なビット数より少数
   のアドレスビット数で表し得るようにしたことを特徴と
   する信号処理装置。 ８、前記バスシステムはデータとアドレスに共通のバス
   ラインを有することを特徴とする特許請求の範囲第７項
   記載の装置。 ９、前記バスラインのビット幅は前記メモリのアドレス
   長より少なくとも２ビット小さいことを特徴とする特許
   請求の範囲第８項記載の装置。 １０、環境とオーディオ信号をコミュニケートするため
   の接続ラインと、アナログ信号とディジタル信号との間
   の変換を実現する変換器とを具え、そのアナログ側を上
   記の接続ラインに接続すると共にそのディジタル側を前
   記信号処理装置に接続したことを特徴とする特許請求の
   範囲第７〜９項の何れかに記載の信号処理装置。