JPS58144272A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
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- JPS58144272A JPS58144272A JP57025616A JP2561682A JPS58144272A JP S58144272 A JPS58144272 A JP S58144272A JP 57025616 A JP57025616 A JP 57025616A JP 2561682 A JP2561682 A JP 2561682A JP S58144272 A JPS58144272 A JP S58144272A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタルオーディオ信号やディジタルビデ
オ信号等のように、１ワードのビット数が比較的多く、
単位時間当シのワードレートが高イティジタル信号を実
時間（リアルタイム）処理するためのディジタル信号処
理装置に関し、特に、ディジタル信号処理動作実行中に
係数データの書き換えを可能とするものである。
オ信号等のように、１ワードのビット数が比較的多く、
単位時間当シのワードレートが高イティジタル信号を実
時間（リアルタイム）処理するためのディジタル信号処
理装置に関し、特に、ディジタル信号処理動作実行中に
係数データの書き換えを可能とするものである。
近年、ディジタル変換された音響信号や映像信号等のデ
ィジタル信号に対して、各種のディジタル信号処理、た
とえば、ディジタルフィルタ、ＦＦＴ（高速フーリエ変
換）、相関関数計算等の数値計算を実時間（リアルタイ
ム）で行なうことが一般的となυ、このようなリアルタ
イム処理用のディジタル信号処理装置（Ｄｉｇｉｔａｌ
Ｓｉｇｎａｌ Ｐｒ０ｃｅｌｉａＯｒ１以下ＤＳＰと
いう。）がいくつか発表されている。これらのＤＳＰの
特徴は、比較的長語長のＡＬＵ（論理演算ユニット）や
乗算器等のハードウェアを有し、マイクロプログラム制
御されることである。そして、マイクロプロセッサ等ｔ
−用いたホストコンピュータシステムにより、ディジタ
ル信号処理動作が管理され得るような構成を持つものが
多い。さらに、汎用性を高めるために、マイクロプログ
ラムメモリや係数メモリにＲＡＭ（ランダムアクセスメ
モリ）を用い、これらのメモリのデータを上記ホストコ
ンピュータシステムから転送し得るようにしたものも考
えられている。
ィジタル信号に対して、各種のディジタル信号処理、た
とえば、ディジタルフィルタ、ＦＦＴ（高速フーリエ変
換）、相関関数計算等の数値計算を実時間（リアルタイ
ム）で行なうことが一般的となυ、このようなリアルタ
イム処理用のディジタル信号処理装置（Ｄｉｇｉｔａｌ
Ｓｉｇｎａｌ Ｐｒ０ｃｅｌｉａＯｒ１以下ＤＳＰと
いう。）がいくつか発表されている。これらのＤＳＰの
特徴は、比較的長語長のＡＬＵ（論理演算ユニット）や
乗算器等のハードウェアを有し、マイクロプログラム制
御されることである。そして、マイクロプロセッサ等ｔ
−用いたホストコンピュータシステムにより、ディジタ
ル信号処理動作が管理され得るような構成を持つものが
多い。さらに、汎用性を高めるために、マイクロプログ
ラムメモリや係数メモリにＲＡＭ（ランダムアクセスメ
モリ）を用い、これらのメモリのデータを上記ホストコ
ンピュータシステムから転送し得るようにしたものも考
えられている。
ところで、このよりなりＳＰにおいて、たとえばマイク
ロプログラム実行中に上記係数データやマイクロ命令等
を書き換えて、リアルタイム処理機能の向上を図ること
が望まれているが、特に、係数データの書き換え途中に
データが不連続となることによる発振等の問題が生じ、
実現が困難である。
ロプログラム実行中に上記係数データやマイクロ命令等
を書き換えて、リアルタイム処理機能の向上を図ること
が望まれているが、特に、係数データの書き換え途中に
データが不連続となることによる発振等の問題が生じ、
実現が困難である。
本発明は、このような従来の実情に鑑みてなされたもの
であり、上記ＤＳＰ内のマイクロプログラム実行中に係
数メモリやマイクロプログラムメモリのデータの変更を
ポストコンピュータシステム側から行なうことができ、
しかも、係数データの不連続が生じることなく、発振等
の悪影響を防１］二し得るようなディジタル信号処理装
置の提供を目的としている。
であり、上記ＤＳＰ内のマイクロプログラム実行中に係
数メモリやマイクロプログラムメモリのデータの変更を
ポストコンピュータシステム側から行なうことができ、
しかも、係数データの不連続が生じることなく、発振等
の悪影響を防１］二し得るようなディジタル信号処理装
置の提供を目的としている。
すなわち、本発明に係るディジタル信号処理装置の特徴
は、ディジタル信号処理手順を指示するマイクロ命令が
格納されたマイクロプログラムメモリと、ディジタル信
号データに対しての演算を実行する際の係数データが格
納された係数メモリとを少なくとも備え、ホストコンピ
ュータシステムから見た上記マイクロプログラムメモリ
および係数メモリが一連のメモリとしてアクセスでき、
上記ホストコンピュータシステムからこの一連のメモリ
に対してデータ転送して書き込みが行なえる構造を有し
、上記係数メモリは、上記マイクロ命令によるディジタ
ル信号処理動作中にアクセス可能なメモリ範囲の全体に
対応するページを少なくとも２ページ有し、この係数メ
モリのページ選択を上記ホストコンピュータシステム側
から行なうとともに、これらのページの切換動作や上記
データ書き込み動作を、上記マイクロプログラムの特定
のマイクロ命令、たとえばリフレッシュ命令実行時に行
なうことである。
は、ディジタル信号処理手順を指示するマイクロ命令が
格納されたマイクロプログラムメモリと、ディジタル信
号データに対しての演算を実行する際の係数データが格
納された係数メモリとを少なくとも備え、ホストコンピ
ュータシステムから見た上記マイクロプログラムメモリ
および係数メモリが一連のメモリとしてアクセスでき、
上記ホストコンピュータシステムからこの一連のメモリ
に対してデータ転送して書き込みが行なえる構造を有し
、上記係数メモリは、上記マイクロ命令によるディジタ
ル信号処理動作中にアクセス可能なメモリ範囲の全体に
対応するページを少なくとも２ページ有し、この係数メ
モリのページ選択を上記ホストコンピュータシステム側
から行なうとともに、これらのページの切換動作や上記
データ書き込み動作を、上記マイクロプログラムの特定
のマイクロ命令、たとえばリフレッシュ命令実行時に行
なうことである。
以下、本発明に係る好ましい実施例について、図面を参
照しながら説明する。
照しながら説明する。
第１図は、本発明の一実施例となるディジタル信号処理
装置１ （Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅ
ｓｓｏｒ。
装置１ （Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅ
ｓｓｏｒ。
以下ＤＳＰという。）を用いた基本システム構成例を示
すブロック図である。この実施例において、たとえばＤ
ＳＰｌと、メモリ制御ユニット２ （Ｍｅｍｏｒｙ Ｃ
ｏｎｔｒｏｌ Ｕｎｉｔ、以下ＭＣＵという。）は、そ
れぞれＬＳＩ化された電子部品として用いられている。
すブロック図である。この実施例において、たとえばＤ
ＳＰｌと、メモリ制御ユニット２ （Ｍｅｍｏｒｙ Ｃ
ｏｎｔｒｏｌ Ｕｎｉｔ、以下ＭＣＵという。）は、そ
れぞれＬＳＩ化された電子部品として用いられている。
ディジタル信号メモリ３は、たとえば１ワード２４ビツ
トのディジタル信号を１６にワード（１６，３８４ワー
ド）又は６４にワード（６５゜５３６ワード）程度記憶
するものであｐ、Ｄ−ＲＡＭ（ダイナミック−ランダム
アクセスメモリ）等が用いられる。ホストコンピュータ
システム４は、たとえばいわゆるマイクロプロセッサ等
を用いて構成されておシ、上記ＤＳＰ１およびＭＣＵ２
によるディジタル信号処理動作を管理する。また、本実
施例においては、ホストコンピュータシステム４から、
ＤＳＰ１内のインターフェース回路５を介し、マイクロ
プログラムメモリ６および係数メモリ７への書き込みが
可能となっている。
トのディジタル信号を１６にワード（１６，３８４ワー
ド）又は６４にワード（６５゜５３６ワード）程度記憶
するものであｐ、Ｄ−ＲＡＭ（ダイナミック−ランダム
アクセスメモリ）等が用いられる。ホストコンピュータ
システム４は、たとえばいわゆるマイクロプロセッサ等
を用いて構成されておシ、上記ＤＳＰ１およびＭＣＵ２
によるディジタル信号処理動作を管理する。また、本実
施例においては、ホストコンピュータシステム４から、
ＤＳＰ１内のインターフェース回路５を介し、マイクロ
プログラムメモリ６および係数メモリ７への書き込みが
可能となっている。
ＭＣＵ２内部には、上記ディジタル信号メモリ３の各ワ
ードをアクセスするためのアドレス制御部８が設けられ
ている。このアドレス制御部８は、インクリメンタやコ
ンパレータ等を含み、ＤＳＰｌのシーケンス制御部９か
らの各梅制御信号に応じて動作制御される。この他、Ｍ
ＣＵ２内には、ホストコンピュータシステム４との間で
信号を送受するためのインターフェース回路１０や、ス
クラッチパッドメモリ１１等が設けられている。
ードをアクセスするためのアドレス制御部８が設けられ
ている。このアドレス制御部８は、インクリメンタやコ
ンパレータ等を含み、ＤＳＰｌのシーケンス制御部９か
らの各梅制御信号に応じて動作制御される。この他、Ｍ
ＣＵ２内には、ホストコンピュータシステム４との間で
信号を送受するためのインターフェース回路１０や、ス
クラッチパッドメモリ１１等が設けられている。
このような第１図に示すＤＳＰＩを用いたシステムにお
いて、信号処理の対象となるディジタル信号としては、
たとえばＰＣＭオーディオ信号やディジタルビデオ信号
等が考えられており、アナログ信号の１サンプリング値
をディジタル信号の１ワードに対応させる際に、たとえ
ば１４ビツトあるいは１６ビツト程度で量子化している
。ところで、この１ワード１４ビツトあるいは１６ビツ
ト程度のディジタル信号に対して、係数を乗算した場合
にビット数が増大することを考慮して、ＤＳＰｌを用い
たンステムでは、たとえば１ワード２４ビツトのディジ
タル信号を取り扱い得るように構成している。
いて、信号処理の対象となるディジタル信号としては、
たとえばＰＣＭオーディオ信号やディジタルビデオ信号
等が考えられており、アナログ信号の１サンプリング値
をディジタル信号の１ワードに対応させる際に、たとえ
ば１４ビツトあるいは１６ビツト程度で量子化している
。ところで、この１ワード１４ビツトあるいは１６ビツ
ト程度のディジタル信号に対して、係数を乗算した場合
にビット数が増大することを考慮して、ＤＳＰｌを用い
たンステムでは、たとえば１ワード２４ビツトのディジ
タル信号を取り扱い得るように構成している。
ここで、第２図はＤＳＰＩ内部のより具体的な回路構成
例を示すブロン”り回路図である。これらの第１図およ
び第２図において、ＤＳＰ１内部には、２４ビツトのデ
ータバスＤＢが配設されておシ、このデータバスＤＢは
、演算処理部２０、入力レジスタ１１、出力レジスタ１
３、およびディジタル信号入出力ポート１４に接続され
ている。
例を示すブロン”り回路図である。これらの第１図およ
び第２図において、ＤＳＰ１内部には、２４ビツトのデ
ータバスＤＢが配設されておシ、このデータバスＤＢは
、演算処理部２０、入力レジスタ１１、出力レジスタ１
３、およびディジタル信号入出力ポート１４に接続され
ている。
入力レジスタ１２は、データ入力端子１６からのシリア
ルデータを２４ビツトパラレルデータに変換り、 チー
ｙ’−タバスＤＢに乗せ、出力レジスタ１３はデータバ
スＤＢからの２４ビツトパラレルデータをシリアルデー
タに変換してデータ出力端子１７から出力するものであ
る。演算処理部２ｏ内には、少なくともＡＬＵ（論理演
算ユニット）２１および乗算器２２が設けられておシ、
これらのＡＬＵ２１、乗算器２２に関連して、マルチプ
レクサ２３が設けられている。また、上記演算処理部２
０での処理動作の際の中間データ等を一時的に格納する
いわゆるスクラッチパッドメモリとしてのデータメモリ
３０やテンポラリレジスタ３２が設けられている。デー
タメモリ３０は、１ワード２４ビツトでたとえば２５６
ワ一ド程度の記憶容量としている。次に、乗算器２２で
の乗数となる係数データはたとえば１ワード１２ビツト
であるが、この係数データを記憶格納する係数メモリ７
は、たとえば１ワード１６ピツトで構成され、５１２ワ
ードを１ページとして２ペ一ジ分（１６ビツトＸ１０２
４ワード）を記憶可能としている。
ルデータを２４ビツトパラレルデータに変換り、 チー
ｙ’−タバスＤＢに乗せ、出力レジスタ１３はデータバ
スＤＢからの２４ビツトパラレルデータをシリアルデー
タに変換してデータ出力端子１７から出力するものであ
る。演算処理部２ｏ内には、少なくともＡＬＵ（論理演
算ユニット）２１および乗算器２２が設けられておシ、
これらのＡＬＵ２１、乗算器２２に関連して、マルチプ
レクサ２３が設けられている。また、上記演算処理部２
０での処理動作の際の中間データ等を一時的に格納する
いわゆるスクラッチパッドメモリとしてのデータメモリ
３０やテンポラリレジスタ３２が設けられている。デー
タメモリ３０は、１ワード２４ビツトでたとえば２５６
ワ一ド程度の記憶容量としている。次に、乗算器２２で
の乗数となる係数データはたとえば１ワード１２ビツト
であるが、この係数データを記憶格納する係数メモリ７
は、たとえば１ワード１６ピツトで構成され、５１２ワ
ードを１ページとして２ペ一ジ分（１６ビツトＸ１０２
４ワード）を記憶可能としている。
この係数メモリ７の各ワードは、係数ポインタ７２から
のアドレス情報によりアクセス可能である。
のアドレス情報によりアクセス可能である。
この係数メモリ７の出力端子は、乗算器２２やマルチプ
レクサ２３のそれぞれの係数データＸを入力するための
端子に接続され、この接続点は、両方向バッファゲート
４１を介し上記２４ビツトのデータバスＤＢに接続され
ている。また、データバスＤＢは、両方向バッファゲー
ト４２を介し、乗算器２２の被乗数データＹを入力する
ための端子、データメモリ３０の出力端子、およびテン
ポラリレジスタ３２の入力端子にそれぞれ接続されてい
る。マルチプレクサ２３には、上記係数データＸの入力
端子の他に、テンポラリレジスタ３２からの出力データ
ＴＰＯ入力端子、乗算器２２からの乗算データＰの入力
端子、およびこの乗算データを右方向（下位方向）に１
２ビツト論理シフト（１１ビツト算術シフト）シたデー
タＰＰの入力端子が設けられており、このマルチプレク
サ２３の出力がＡＬＵ（論理演算ユニット）２１に送ら
れている。ＡＬＵ２１には、ビットシフト処理用のシフ
トロジック２５−が設けられている。とのＡＬＵ２１で
の演算処理に応じて変化するフラグの内容が、ステータ
スレジスタ２６に格納され、演算結果としての２４ビツ
トのディジタルデータは、バッファゲート４３を介して
データバスＤＢにまた、マルチプレクサ３３を介してデ
ータメモリ３０に、それぞれ送られている。このマルチ
プレクサ３３の他方の入力端子には、テンポラリレジス
タ３２からの出力データＴＰが送られている。
レクサ２３のそれぞれの係数データＸを入力するための
端子に接続され、この接続点は、両方向バッファゲート
４１を介し上記２４ビツトのデータバスＤＢに接続され
ている。また、データバスＤＢは、両方向バッファゲー
ト４２を介し、乗算器２２の被乗数データＹを入力する
ための端子、データメモリ３０の出力端子、およびテン
ポラリレジスタ３２の入力端子にそれぞれ接続されてい
る。マルチプレクサ２３には、上記係数データＸの入力
端子の他に、テンポラリレジスタ３２からの出力データ
ＴＰＯ入力端子、乗算器２２からの乗算データＰの入力
端子、およびこの乗算データを右方向（下位方向）に１
２ビツト論理シフト（１１ビツト算術シフト）シたデー
タＰＰの入力端子が設けられており、このマルチプレク
サ２３の出力がＡＬＵ（論理演算ユニット）２１に送ら
れている。ＡＬＵ２１には、ビットシフト処理用のシフ
トロジック２５−が設けられている。とのＡＬＵ２１で
の演算処理に応じて変化するフラグの内容が、ステータ
スレジスタ２６に格納され、演算結果としての２４ビツ
トのディジタルデータは、バッファゲート４３を介して
データバスＤＢにまた、マルチプレクサ３３を介してデ
ータメモリ３０に、それぞれ送られている。このマルチ
プレクサ３３の他方の入力端子には、テンポラリレジス
タ３２からの出力データＴＰが送られている。
次に、マイクロプログラムメモリ６は、ＤＳＰ１内の各
部回路での処理手順を指示するいわゆるマイクロプログ
ラムが格納されており、シーケンサ９１からのアドレス
信号によシ上記マイクロプログラムのマイクロ命令が順
次読み出される。このマイクロ命令は、たとえば３２ビ
ツトのワード長を有し、パイプラインレジスタ６２を介
して命令データバスＩＤＨに送られる。ここで、マイク
ロ命令の１ワード３２ビツトは、いくつかのフィールド
に区分されており、たとえば直接（イミディエイト）デ
ータが配置されるフィールド、データメモリ３０を制御
するフィールド、ＡＬＵ２１を制御するフィールド、シ
ーケンサ９１を制御するフィールド等が設けられている
。そして、マイクロ命令中のイミデイエイトデータはバ
ッファゲート４４を介してデータバスＤＢに送られ、デ
ータメモリ３０の制御用データは、マルチプレクサ３４
を介してデータメモリ３０の下位アドレス入力ボートに
送られる。シーケンサ９１は、マイクロ命令中のシーケ
ンサ制御データおよびステータスレジスタ２６からのス
テータスデータ〔フラグの状！裏等）によって、マイク
ロプログラムメモリ６中の次に読み出すべきアドレスが
決定される。
部回路での処理手順を指示するいわゆるマイクロプログ
ラムが格納されており、シーケンサ９１からのアドレス
信号によシ上記マイクロプログラムのマイクロ命令が順
次読み出される。このマイクロ命令は、たとえば３２ビ
ツトのワード長を有し、パイプラインレジスタ６２を介
して命令データバスＩＤＨに送られる。ここで、マイク
ロ命令の１ワード３２ビツトは、いくつかのフィールド
に区分されており、たとえば直接（イミディエイト）デ
ータが配置されるフィールド、データメモリ３０を制御
するフィールド、ＡＬＵ２１を制御するフィールド、シ
ーケンサ９１を制御するフィールド等が設けられている
。そして、マイクロ命令中のイミデイエイトデータはバ
ッファゲート４４を介してデータバスＤＢに送られ、デ
ータメモリ３０の制御用データは、マルチプレクサ３４
を介してデータメモリ３０の下位アドレス入力ボートに
送られる。シーケンサ９１は、マイクロ命令中のシーケ
ンサ制御データおよびステータスレジスタ２６からのス
テータスデータ〔フラグの状！裏等）によって、マイク
ロプログラムメモリ６中の次に読み出すべきアドレスが
決定される。
出力制御ロジック９２は、前記ＭＣＵ２を制御するだめ
の回路部であり、マイクロ命令によって動作制御される
。この出力制御ロジック９２とシーク／す９１とで第１
図のシーケンス制御部９を構成している。マイクロ命令
中には、この他、上記データメモリ３０の上位アドレス
を指示するデータポインタ３５をインクリメントするビ
ットや、上記係数ポインタ７２をインクリメントするビ
ット等が含まれている。
の回路部であり、マイクロ命令によって動作制御される
。この出力制御ロジック９２とシーク／す９１とで第１
図のシーケンス制御部９を構成している。マイクロ命令
中には、この他、上記データメモリ３０の上位アドレス
を指示するデータポインタ３５をインクリメントするビ
ットや、上記係数ポインタ７２をインクリメントするビ
ット等が含まれている。
次ニ、ホストコンピュータシステム４からのデータは、
１ワード８ビツトで構成され、これらの８ビツトのデー
タＢ。−Ｂ、は、インターフェース回路５を介してマイ
クロプログラムメモリ６や係数メモリ７に書き込むこと
ができる。
１ワード８ビツトで構成され、これらの８ビツトのデー
タＢ。−Ｂ、は、インターフェース回路５を介してマイ
クロプログラムメモリ６や係数メモリ７に書き込むこと
ができる。
ここで、マイクロプログラムメモリ６および係数メモリ
７をホストコンピュータシステム４側から見たときのメ
モリマツプを第３図に示す。この第３図からも明らかな
ように、ホストコンピュータ側からは、１ワード８ビツ
ト（１バイト）で全４０９６ワード（２バイト）のメモ
リＭＲと晃ることかでき、１２ビツトのアドレスＡ。−
Ａｌｌによシバイト単位でのアクセスが可能である。こ
のメモリＭＲを２等分して、一方の２０４８バイト分、
すなわち、１６進数表示でアドレス値が多０００〜９７
１Ｆを、上記プログラムメモリ６に対応する領域ＭＰＭ
とし、他方の２０４８バイト分（同アドレス値が＄８０
０〜＠ＦＦＦ）を上記係数メモリ７に対応する領域ＣＦ
Ｍとしている。
７をホストコンピュータシステム４側から見たときのメ
モリマツプを第３図に示す。この第３図からも明らかな
ように、ホストコンピュータ側からは、１ワード８ビツ
ト（１バイト）で全４０９６ワード（２バイト）のメモ
リＭＲと晃ることかでき、１２ビツトのアドレスＡ。−
Ａｌｌによシバイト単位でのアクセスが可能である。こ
のメモリＭＲを２等分して、一方の２０４８バイト分、
すなわち、１６進数表示でアドレス値が多０００〜９７
１Ｆを、上記プログラムメモリ６に対応する領域ＭＰＭ
とし、他方の２０４８バイト分（同アドレス値が＄８０
０〜＠ＦＦＦ）を上記係数メモリ７に対応する領域ＣＦ
Ｍとしている。
また、係数メモリ領域ＣＦＭの２０４８バイトは、さら
に２等分して、一方の＄８００〜５ＢＦＦをベージ０と
し、他方の＄ＣＯＯ〜＄ＦＦＦをベージ１としている。
に２等分して、一方の＄８００〜５ＢＦＦをベージ０と
し、他方の＄ＣＯＯ〜＄ＦＦＦをベージ１としている。
このように、ホストコンピュータ側からのアクセ不時に
は、１２ビツトのアドレ−” Ａ ６− Ａ １１によ
ｆｉ＄ ０００〜＄ＦＦＦ（０４０９６バイトをバイト
単位でアクセスし得るわけであるが、ＤＳＰ１内部にお
いては、プログラムメモリ領域ＭＰＭはシーク／す９１
によシアクセスされて３２ビツトのマイクロ命令データ
Ｉ。〜Ｉ。
は、１２ビツトのアドレ−” Ａ ６− Ａ １１によ
ｆｉ＄ ０００〜＄ＦＦＦ（０４０９６バイトをバイト
単位でアクセスし得るわけであるが、ＤＳＰ１内部にお
いては、プログラムメモリ領域ＭＰＭはシーク／す９１
によシアクセスされて３２ビツトのマイクロ命令データ
Ｉ。〜Ｉ。
が同時に読み出され、係数メモリ領域ＣＦＭは係数ポイ
ンタ１２によシアクセスされて１６ビツトの係数データ
Ｋ。−に□、が同時に読み出される。
ンタ１２によシアクセスされて１６ビツトの係数データ
Ｋ。−に□、が同時に読み出される。
この場合、シーケンサ９１からのアドレスとしては、上
記入２〜＆、０に対応する９ビツトが用いられて、５１
２ワード（１ワード３２ビツト）のアクセスが行なわれ
、係数ポインタ７２からのアドレスとしては、１ベージ
２５６ワードのアクセス用に上記Ａ２〜Ａ、に対応する
８ビツトが用いられる。この場合にアクセスされるベー
ジは、ホストコンピュータ側からのコントロールデータ
中のＰＡＧＥのビットの内容により決定される。
記入２〜＆、０に対応する９ビツトが用いられて、５１
２ワード（１ワード３２ビツト）のアクセスが行なわれ
、係数ポインタ７２からのアドレスとしては、１ベージ
２５６ワードのアクセス用に上記Ａ２〜Ａ、に対応する
８ビツトが用いられる。この場合にアクセスされるベー
ジは、ホストコンピュータ側からのコントロールデータ
中のＰＡＧＥのビットの内容により決定される。
次に、−ホストコンピュータシステム４からの８ビツト
の信号は、２ピツトのモード切換信号Ｒ８Ｏ，Ｒ８Ｉに
より、４種類の互いに異なる内容の信号としてＤＳＰＩ
に送られる。すなわち、第４図は、このモード切換に対
応する８ビツトの信号の内容を示す図であり、モード切
換信号Ｒ８Ｏ。
の信号は、２ピツトのモード切換信号Ｒ８Ｏ，Ｒ８Ｉに
より、４種類の互いに異なる内容の信号としてＤＳＰＩ
に送られる。すなわち、第４図は、このモード切換に対
応する８ビツトの信号の内容を示す図であり、モード切
換信号Ｒ８Ｏ。
Ｒ８Ｉが「００」から「１１」までの４つの切換状態ニ
対応して、データモードＭ。、上６７−１ドレスモード
Ｍ１、下位アドレスモードＭ２、およびコントロールモ
ードＭ、０４つのモードが示されている。この第４図か
らも明らかなよう（Ｃ１データ゛モードＭｏのときには
、ホストコンピュータシステム４からの８ビツトデータ
の各ビットＢ。〜Ｂ、は、上記領域ＭＰＭやＣＦＭ等に
実際に１き込まれるデータＤ。〜Ｄ、となり、上位アド
レスモードＭ１のときには、ビットＢＯ〜Ｂ、がメモリ
ＭＲをアクセスするための１２ビツトアドレスのうちの
上位４ビツトのアドレスＡ、〜Ａ１１となシ、下位アド
レスモードＭ２のときには、ビットＢｏ−８７が下位１
２ビツトのアドレスＡ。〜Ａ７となる。また、コントロ
ールモードＭ、のとき（・′Ｃは、上記８ビツトデータ
の各ビットＢ。−８７は、それぞれ制御信号とし【用い
られ、たとえばピッ）Ｂ？は上記係数メモリ領域ＣＦＭ
のページψノｍ制御信号ＰＡＧＥとして用いられる。
対応して、データモードＭ。、上６７−１ドレスモード
Ｍ１、下位アドレスモードＭ２、およびコントロールモ
ードＭ、０４つのモードが示されている。この第４図か
らも明らかなよう（Ｃ１データ゛モードＭｏのときには
、ホストコンピュータシステム４からの８ビツトデータ
の各ビットＢ。〜Ｂ、は、上記領域ＭＰＭやＣＦＭ等に
実際に１き込まれるデータＤ。〜Ｄ、となり、上位アド
レスモードＭ１のときには、ビットＢＯ〜Ｂ、がメモリ
ＭＲをアクセスするための１２ビツトアドレスのうちの
上位４ビツトのアドレスＡ、〜Ａ１１となシ、下位アド
レスモードＭ２のときには、ビットＢｏ−８７が下位１
２ビツトのアドレスＡ。〜Ａ７となる。また、コントロ
ールモードＭ、のとき（・′Ｃは、上記８ビツトデータ
の各ビットＢ。−８７は、それぞれ制御信号とし【用い
られ、たとえばピッ）Ｂ？は上記係数メモリ領域ＣＦＭ
のページψノｍ制御信号ＰＡＧＥとして用いられる。
ここで、このようなメモリＭＲＩＣ対するホストコンピ
ュータシステム４からのデータ書き込み動作について、
第５図および第６図を参照しながら説明する。
ュータシステム４からのデータ書き込み動作について、
第５図および第６図を参照しながら説明する。
まず第５図は、前記第１図や第２図に示すＤＳＰｌ内の
、インターフェース回路５、プログラムメモリ６、係数
メモリ７の近傍の回路構成例を具体的に示すブロック回
路図である。この第５図のデータ入力ポート１５Ｂ１チ
ツプセレクト入力端子１５Ｃ１およびモード切換信号入
力端子１５Ｒ。
、インターフェース回路５、プログラムメモリ６、係数
メモリ７の近傍の回路構成例を具体的に示すブロック回
路図である。この第５図のデータ入力ポート１５Ｂ１チ
ツプセレクト入力端子１５Ｃ１およびモード切換信号入
力端子１５Ｒ。
、１５Ｒｔには、上記ホストコンピュータシステム４か
らの上記８ビツトデータＢ。〜Ｂ７、チップセレクト信
号Ｃ８１および上記モード切換信号Ｒ８Ｏ，Ｒ８Ｉが、
それぞれ供給される。また、第５図のクロックパルス端
子１９には、ＤＳＰ１内部の動作タイミングの同期をと
るために、第６図に示すようなりロックパルスＣＰが供
給されている。
らの上記８ビツトデータＢ。〜Ｂ７、チップセレクト信
号Ｃ８１および上記モード切換信号Ｒ８Ｏ，Ｒ８Ｉが、
それぞれ供給される。また、第５図のクロックパルス端
子１９には、ＤＳＰ１内部の動作タイミングの同期をと
るために、第６図に示すようなりロックパルスＣＰが供
給されている。
いま、上記ホストコンピュータシステム４からのデータ
転送を行なうために、チップセレクト信号Ｃ８を第６図
に示すように一旦１ｔ、ｌ（ローレベル）とし、時刻ｔ
１で−Ｈ” （ハイレベル）に変化させると、この時刻
ｔ１で第ルジスタ５１がデータ入力ボート１５Ｂからの
８ビツトデータＢ。
転送を行なうために、チップセレクト信号Ｃ８を第６図
に示すように一旦１ｔ、ｌ（ローレベル）とし、時刻ｔ
１で−Ｈ” （ハイレベル）に変化させると、この時刻
ｔ１で第ルジスタ５１がデータ入力ボート１５Ｂからの
８ビツトデータＢ。
〜Ｂ７を取り込んで出力する。このチップセレクト信号
Ｃ８は、上記クロックパルスＣＰとは無関係のタイミン
グで変化するが、時刻ｔ１以降の最初のクロックパルス
ＣＰの前縁（立上り）の時刻ｔ２で、７リツプフロツプ
５３のＱ出力が”Ｈ”からＩＬＩに変化する。このＱ出
力は、クロックパルスＣＰの次の前縁の時刻ｔ３までＩ
Ｉ、ｌを持続し、モードデコーダ５２の端子Ｇ１に送ら
れる。モードデコーダ５２は、端子１５Ｒｏ 、１５
Ｒ１のモード切換信号Ｒ−８０，Ｒ８１に応じて、上記
時刻ｔ２からｔ、までの間だけ、各モードＮ１ｏ１Ｍ１
゜Ｍ２−Ｍｓに対応する信号ラインのうちの１本の信号
ラインのみをアクティグとする。そして、データモード
Ｍ。のときには、８ビツトのデータラッチ回路５５を動
作させて上記Ｂ。−８７をラッチシ、コントロールモー
ドＭ、の、！：きＫは、：Ｉ７）ロールデータラッチ回
路５１を動作させて上記Ｂ。
Ｃ８は、上記クロックパルスＣＰとは無関係のタイミン
グで変化するが、時刻ｔ１以降の最初のクロックパルス
ＣＰの前縁（立上り）の時刻ｔ２で、７リツプフロツプ
５３のＱ出力が”Ｈ”からＩＬＩに変化する。このＱ出
力は、クロックパルスＣＰの次の前縁の時刻ｔ３までＩ
Ｉ、ｌを持続し、モードデコーダ５２の端子Ｇ１に送ら
れる。モードデコーダ５２は、端子１５Ｒｏ 、１５
Ｒ１のモード切換信号Ｒ−８０，Ｒ８１に応じて、上記
時刻ｔ２からｔ、までの間だけ、各モードＮ１ｏ１Ｍ１
゜Ｍ２−Ｍｓに対応する信号ラインのうちの１本の信号
ラインのみをアクティグとする。そして、データモード
Ｍ。のときには、８ビツトのデータラッチ回路５５を動
作させて上記Ｂ。−８７をラッチシ、コントロールモー
ドＭ、の、！：きＫは、：Ｉ７）ロールデータラッチ回
路５１を動作させて上記Ｂ。
〜Ｂ、のうちの必要なビットをラッチする。また、アド
レスラッチ回路５６は、３個の４ビツトラッチ回路を用
いて、Ａｏ −Ａｓ ｐ Ａ４〜Ａ？ ｌ Ａｓ−
Ａ１１にそれぞれ対応させており、上位アドレスモード
Ｍ、のときには、Ａ８〜Ａｌｌに対応する１個の４ビッ
ト畏ツチ回路で上記Ｂ。〜Ｂ３をラッチし、下位アドレ
スモードＭ２のときには、八〇〜Ａ８．Ａ４〜Ａ７に対
応する２個の４ビツトラッチ回路により上記Ｂ。−Ｂｓ
、Ｂａ〜Ｂ、をそれぞれラッチする。これらのラッチ動
作のタイミングは、上記時刻ｔ、となる。
レスラッチ回路５６は、３個の４ビツトラッチ回路を用
いて、Ａｏ −Ａｓ ｐ Ａ４〜Ａ？ ｌ Ａｓ−
Ａ１１にそれぞれ対応させており、上位アドレスモード
Ｍ、のときには、Ａ８〜Ａｌｌに対応する１個の４ビッ
ト畏ツチ回路で上記Ｂ。〜Ｂ３をラッチし、下位アドレ
スモードＭ２のときには、八〇〜Ａ８．Ａ４〜Ａ７に対
応する２個の４ビツトラッチ回路により上記Ｂ。−Ｂｓ
、Ｂａ〜Ｂ、をそれぞれラッチする。これらのラッチ動
作のタイミングは、上記時刻ｔ、となる。
ところで、第３図とともに説明したメモリマツプからも
明らかなように、データラッチ回路５５からの１バイト
分のデータＤ。−Ｄ、は、上記マイクロ命令データ中の
Ｉ。−■、、１．〜１１−１１６〜Ｉ２３、又はＩ２４
〜Ｉ ８＋のいずれかのバイト、あるいは、上記係数デ
ータＫ。−に７、又はに８〜に３．のいずれかのバイト
に対応するものであり、この対応関係は、上記アドレス
中のＡ。ＨＡ １ ｙ Ａ １１によって決定される。
明らかなように、データラッチ回路５５からの１バイト
分のデータＤ。−Ｄ、は、上記マイクロ命令データ中の
Ｉ。−■、、１．〜１１−１１６〜Ｉ２３、又はＩ２４
〜Ｉ ８＋のいずれかのバイト、あるいは、上記係数デ
ータＫ。−に７、又はに８〜に３．のいずれかのバイト
に対応するものであり、この対応関係は、上記アドレス
中のＡ。ＨＡ １ ｙ Ａ １１によって決定される。
すなわち、アドレスＡｌｌによりマイクロ命令データか
係数データかを決定でき、マイクロ命令データの場合に
は、アドレスＡ。
係数データかを決定でき、マイクロ命令データの場合に
は、アドレスＡ。
＋ＡＩにより３２ビツト（４バイト）中のいずれのバイ
トかを決定でき、係数データの場合には、アドレスＡ。
トかを決定でき、係数データの場合には、アドレスＡ。
により１６ビツト（２バイト）中のいずれのバイトかを
決定できる。したがって、たとえば、アドレスラッチ回
路５６からのアドレスＡｏｗＡ□、Ａ１．をアドレスデ
コーダ５８に送り、上記Ｉｏ ”’Ｉｙ −Ｉｓ〜ｌ
１ｉｓ１１６〜Ｉ２３ｓＩ２４〜Ｉ、１．に０〜Ｋｙ−
Ｋａ〜ＫＩ５の場合にそれぞれ対応する６個のデコード
出力を得て、このデコード出力によりデータラッチ回路
５・５の出力に接続された６個の８ビツトバツフアゲー
トのうちのいずれか１個を導通状態（能動状態）とすれ
はよい。これらの６個の８ビツトバツフアゲートは、４
個がマイクロ命令データのバイト選択回路６５に、２個
が係数データのバイト選択回路７５にそれぞれ設けられ
ている。
決定できる。したがって、たとえば、アドレスラッチ回
路５６からのアドレスＡｏｗＡ□、Ａ１．をアドレスデ
コーダ５８に送り、上記Ｉｏ ”’Ｉｙ −Ｉｓ〜ｌ
１ｉｓ１１６〜Ｉ２３ｓＩ２４〜Ｉ、１．に０〜Ｋｙ−
Ｋａ〜ＫＩ５の場合にそれぞれ対応する６個のデコード
出力を得て、このデコード出力によりデータラッチ回路
５・５の出力に接続された６個の８ビツトバツフアゲー
トのうちのいずれか１個を導通状態（能動状態）とすれ
はよい。これらの６個の８ビツトバツフアゲートは、４
個がマイクロ命令データのバイト選択回路６５に、２個
が係数データのバイト選択回路７５にそれぞれ設けられ
ている。
マイクロプログラムメモリ６や係数データメモＩ７７は
、たとえばバイトを単位とするメモリ構造を有しており
、マイクロプログラムメモリ６は、５１２バイトのメモ
リを４個並列接続して５１２ワード／３２ビツトの記憶
容量を実現し、係数メモリ７は、１０２４バイトメモリ
を２個並列接続して２ペ一ジ分の５１２７−ド／１６ビ
ツトの記憶容ｋｋを実現している。そして、マイクロプ
ログラムメモリ６の４個の５１２バイトメモリには、上
記バイト選択回路６５の４個の８ビツトバツフアゲート
からの出力がそれぞれ送られ、係数データメモリ１の２
個の１０２４バイトメモリには、上記バイト選択回路７
５の２個の８ビツトバツフアゲートからの出力がそれぞ
れ送られる。次に、アドレスラッチ回路５６からの１２
ビツトアドレス出力Ａ。−Ａｌｌのうち、９ビツトのア
ドレス出力Ａ２〜Ａ１ｏは、９ビツトのバッファゲート
６６を介してマイクロプログラムメモリ６のアドレスバ
スに送うれ、１０ビツトの１アドレス出カＡ１〜Ａｌ７
１は、１０ビツトのバッファゲート７６を介して係数メ
モリ７の係数アドレスバスに送られる。
、たとえばバイトを単位とするメモリ構造を有しており
、マイクロプログラムメモリ６は、５１２バイトのメモ
リを４個並列接続して５１２ワード／３２ビツトの記憶
容量を実現し、係数メモリ７は、１０２４バイトメモリ
を２個並列接続して２ペ一ジ分の５１２７−ド／１６ビ
ツトの記憶容ｋｋを実現している。そして、マイクロプ
ログラムメモリ６の４個の５１２バイトメモリには、上
記バイト選択回路６５の４個の８ビツトバツフアゲート
からの出力がそれぞれ送られ、係数データメモリ１の２
個の１０２４バイトメモリには、上記バイト選択回路７
５の２個の８ビツトバツフアゲートからの出力がそれぞ
れ送られる。次に、アドレスラッチ回路５６からの１２
ビツトアドレス出力Ａ。−Ａｌｌのうち、９ビツトのア
ドレス出力Ａ２〜Ａ１ｏは、９ビツトのバッファゲート
６６を介してマイクロプログラムメモリ６のアドレスバ
スに送うれ、１０ビツトの１アドレス出カＡ１〜Ａｌ７
１は、１０ビツトのバッファゲート７６を介して係数メ
モリ７の係数アドレスバスに送られる。
これらのバッフアゲ−）６６．７６は、たとえば、上古
ピマイクロプログラムの特定のマイクロ命令、たとえば
リフレッシュ命令実行時に反転スイッチング動作するよ
うなリフレッシュ信号ＲＥＦＲ８Ｈに応じて信号通過状
態（能動状態）となり、それ以外ではハイインピーダン
ス（あるいは７０−ティング）状態となるような、いわ
ゆるスリーステートバッファである。また、アドレスデ
コーダ５８も、たとえば上記リフレッシュ信号ＲＥＦＲ
８Ｈに応じて動作状態となり、６つのデコード出力のい
ずれか１つをアクティグとして、バイト選択回路６５．
７５の対応する１個の８ビツトバツクアゲート・のみを
信号通過状態とする。これらのバイト選択回路６５．７
５内の各バッファゲートも、いわ豐るヌリーステートバ
ッフ、アである。
ピマイクロプログラムの特定のマイクロ命令、たとえば
リフレッシュ命令実行時に反転スイッチング動作するよ
うなリフレッシュ信号ＲＥＦＲ８Ｈに応じて信号通過状
態（能動状態）となり、それ以外ではハイインピーダン
ス（あるいは７０−ティング）状態となるような、いわ
ゆるスリーステートバッファである。また、アドレスデ
コーダ５８も、たとえば上記リフレッシュ信号ＲＥＦＲ
８Ｈに応じて動作状態となり、６つのデコード出力のい
ずれか１つをアクティグとして、バイト選択回路６５．
７５の対応する１個の８ビツトバツクアゲート・のみを
信号通過状態とする。これらのバイト選択回路６５．７
５内の各バッファゲートも、いわ豐るヌリーステートバ
ッフ、アである。
次に、シーケンサ９１からは、上記アドレスＡ２〜Ａ１
ｏに対応する９ビツトのプログラムメモリアドレスが出
力され、マイクロプログラムメモリ６の各ワードを順次
アクセスしてマイクロ命令を肌み出す。第６図には、上
記マイクロプログラムメモリ６から順次読み出されたマ
イクロ命令ＭＰＩを示しており、上記ＤＳＰＩ内の各回
路部やＡｔＣＵ２等を制御するための一連の命令に、・
・・Ｎ−１、Ｎ、Ｎ＋１ 、・・・の番号を付している
。ここで、Ｎ番目の命令は、たとえば全３２ビツト中の
リフレッシュ指命用のビットがアクティグとなっている
ようなリフレッシュ命令を含んでおシ、このリフレッシ
ュ命令によるリフレッシュ動作のために上記Ｎ番目の命
令の直後の命令がＤＳＰＩ内部では無視されることを考
慮して、上記一連の実質的な処理制御用のＮ番目の命令
とＮ＋１番目の命令との間に、ノーオペレーション命令
（Ｎ ＯＰ命令）を挿入している。
ｏに対応する９ビツトのプログラムメモリアドレスが出
力され、マイクロプログラムメモリ６の各ワードを順次
アクセスしてマイクロ命令を肌み出す。第６図には、上
記マイクロプログラムメモリ６から順次読み出されたマ
イクロ命令ＭＰＩを示しており、上記ＤＳＰＩ内の各回
路部やＡｔＣＵ２等を制御するための一連の命令に、・
・・Ｎ−１、Ｎ、Ｎ＋１ 、・・・の番号を付している
。ここで、Ｎ番目の命令は、たとえば全３２ビツト中の
リフレッシュ指命用のビットがアクティグとなっている
ようなリフレッシュ命令を含んでおシ、このリフレッシ
ュ命令によるリフレッシュ動作のために上記Ｎ番目の命
令の直後の命令がＤＳＰＩ内部では無視されることを考
慮して、上記一連の実質的な処理制御用のＮ番目の命令
とＮ＋１番目の命令との間に、ノーオペレーション命令
（Ｎ ＯＰ命令）を挿入している。
このような第６図において、クロックパルスＣＰに基づ
くクロックタイミングの時刻ｔｉｔで、上記マイクロプ
ログラムメモリ６からリフレッシュ命令を含む上記Ｎ番
目の命令が読み出され、これがパイプラインレジスタ６
２を介すことによって１クロック分だけ遅れ、次のクロ
ックタイミングの時刻ｔ、２から時刻ｔｔｓまでの間の
１クロック期間で当該Ｎ番目の命令が実行される。この
時刻ｔ１２からｔ＋ｓｔでの間においては、マイクロプ
ログラムメモリ６や係数メモ１Ｊ７ｔｉＤｓＰ１の内部
動作に関連するシーケンサ９１や係数ポインタ７２から
のアクセスが禁止されるとともに、アドレスラッチ回路
５６からのアドレスＡ。−Ａｌｌによりアクセスされた
８ビツトのワードにデータラッチ回路５５からの８ビツ
トデータが書き込まれるようなメモリアクセスモードと
なる。また、この時刻ｔ１２〜ｔｉｎ間では、マイクロ
プログラムメモリ６１から読み出された３２ビツトデー
タをパイプラインレ。
くクロックタイミングの時刻ｔｉｔで、上記マイクロプ
ログラムメモリ６からリフレッシュ命令を含む上記Ｎ番
目の命令が読み出され、これがパイプラインレジスタ６
２を介すことによって１クロック分だけ遅れ、次のクロ
ックタイミングの時刻ｔ、２から時刻ｔｔｓまでの間の
１クロック期間で当該Ｎ番目の命令が実行される。この
時刻ｔ１２からｔ＋ｓｔでの間においては、マイクロプ
ログラムメモリ６や係数メモ１Ｊ７ｔｉＤｓＰ１の内部
動作に関連するシーケンサ９１や係数ポインタ７２から
のアクセスが禁止されるとともに、アドレスラッチ回路
５６からのアドレスＡ。−Ａｌｌによりアクセスされた
８ビツトのワードにデータラッチ回路５５からの８ビツ
トデータが書き込まれるようなメモリアクセスモードと
なる。また、この時刻ｔ１２〜ｔｉｎ間では、マイクロ
プログラムメモリ６１から読み出された３２ビツトデー
タをパイプラインレ。
ジスタロ２にてラッチすることを禁止するような状態と
なり、パイプラインレジスタイネーブル信号（ただしＥ
ｈａｂｌｅ信号）がＩＩＨＩｌ（ハイレベル）となる。
なり、パイプラインレジスタイネーブル信号（ただしＥ
ｈａｂｌｅ信号）がＩＩＨＩｌ（ハイレベル）となる。
したがって、マイクロプログラムメモリ６から読み出さ
れた命令ＭＰＩの内、上記ＮＯＰ命令（リフレッシュ命
令直後の命令）はパイプラインレジスタ６２でラッチさ
れることが無く、パイプラインレジスタ６２からの出力
は上記Ｎ番目の命令が時刻ｔ□から時刻ｔ１４１で持続
されることになる。
れた命令ＭＰＩの内、上記ＮＯＰ命令（リフレッシュ命
令直後の命令）はパイプラインレジスタ６２でラッチさ
れることが無く、パイプラインレジスタ６２からの出力
は上記Ｎ番目の命令が時刻ｔ□から時刻ｔ１４１で持続
されることになる。
以上のように、たとえば時刻ｔ１□〜ｔ１３間において
リフレッシュが実行され、上記リフレッシュ信号ＲＥＦ
Ｒ８Ｈがアクティグとなることにより、バッフアゲ−）
６６．６７が信号通過状態となってマイクロプログラム
メモリ６、係数メモリＴのいずれか１ワードがアクセス
され、バイト選択回路６５．７５のいずれか１個のバッ
ファゲートが４ｇ号通過状態となって、上記メモＩＪＭ
Ｒの４０９６バイトのうちのいずれか１バイト分のデー
タの書き込みが行なわれる。
リフレッシュが実行され、上記リフレッシュ信号ＲＥＦ
Ｒ８Ｈがアクティグとなることにより、バッフアゲ−）
６６．６７が信号通過状態となってマイクロプログラム
メモリ６、係数メモリＴのいずれか１ワードがアクセス
され、バイト選択回路６５．７５のいずれか１個のバッ
ファゲートが４ｇ号通過状態となって、上記メモＩＪＭ
Ｒの４０９６バイトのうちのいずれか１バイト分のデー
タの書き込みが行なわれる。
ところで、ＤＳＰ１内部のマイクロプログラム実行に応
じて係数メモリ７をアクセスするだめの係数ポインタ１
２は、上記アドレスＡ１〜Ａ、に対応する９ビツトのア
ドレス出力を係数アドレスバスに送って、係数メモリ７
のいずれかのページの５１２ワードをアクセスするもの
であり、ページ０．１を指定するだめの上記アドレスＡ
１０に対応する信号は、上記コントロールモードＭ３
の時ノ上記ホストコンピュータシステム４からの８ピツ
トデータ中のビットＢ７に応じて出力される。
じて係数メモリ７をアクセスするだめの係数ポインタ１
２は、上記アドレスＡ１〜Ａ、に対応する９ビツトのア
ドレス出力を係数アドレスバスに送って、係数メモリ７
のいずれかのページの５１２ワードをアクセスするもの
であり、ページ０．１を指定するだめの上記アドレスＡ
１０に対応する信号は、上記コントロールモードＭ３
の時ノ上記ホストコンピュータシステム４からの８ピツ
トデータ中のビットＢ７に応じて出力される。
すなわち、上記コントロールモード時には、８ピツトデ
ータはコントロールデータラッチ回路５７によシラツチ
され、ビットＢ７に応じて出力されるページ切換信号Ｐ
ＡＧＥは、Ｄ型フリップフロップＴ７のデータ入力端子
りに供給される。このＤ型フリップフロップＴ７のトリ
ガ入力端子Ｔには、上記マイクロプログラム中の特定の
命令、たとえばリフレッシュ命令実行時に反転スイッチ
ング動作するようなリフレッシュ信号ＲＥ Ｆ ＲＳ
）ｉが供給され、このリフレッシュタイミングでデータ
入力端子りのデータが取り込まれてＱ出力端子から出力
される。このＱ出力は、バッファゲート７８を介し、上
記アドレスＡｌｏとして上記係数アドレスバスに送られ
る。したがって、マイクロプログラム内の特定の命令、
たとえばリフレッシュ命令実行時にのみ、ホストコンピ
ュータシステム４からのコントロールデータの内容に応
じて上記ページ切換えが行なわれる。
ータはコントロールデータラッチ回路５７によシラツチ
され、ビットＢ７に応じて出力されるページ切換信号Ｐ
ＡＧＥは、Ｄ型フリップフロップＴ７のデータ入力端子
りに供給される。このＤ型フリップフロップＴ７のトリ
ガ入力端子Ｔには、上記マイクロプログラム中の特定の
命令、たとえばリフレッシュ命令実行時に反転スイッチ
ング動作するようなリフレッシュ信号ＲＥ Ｆ ＲＳ
）ｉが供給され、このリフレッシュタイミングでデータ
入力端子りのデータが取り込まれてＱ出力端子から出力
される。このＱ出力は、バッファゲート７８を介し、上
記アドレスＡｌｏとして上記係数アドレスバスに送られ
る。したがって、マイクロプログラム内の特定の命令、
たとえばリフレッシュ命令実行時にのみ、ホストコンピ
ュータシステム４からのコントロールデータの内容に応
じて上記ページ切換えが行なわれる。
次に、乗算器２２における倍語長係数データの乗算動作
について第７図を参照しながら説明する。
について第７図を参照しながら説明する。
この第７図において、被乗数となる２４ビツトのディジ
タル信号データＹに対して、上記倍語長２４ビツトの係
数データを乗算する場合に、第１回目の乗算時には、２
４ピツト係数データの上位１２ビツトに相当する係数デ
ータＸＨを乗算して全３６ビツトの乗算結果Ｙ−ＸＩＩ
を得て、この乗算結果の上位２４ビツトを第１の乗算デ
ータＰとして乗算器２２から取り出す。次に、第２回目
の乗算時には、上記データＹに対して上記２４ビツトの
係数データの下位１２ビツトに相当する係数データＸｔ
、を乗算して得られる３６ビツトの乗算結果を下位側に
１２ビツトだけシフトさせて、第６図の仮想線に示す桁
位置に乗算結果Ｙ−ＸＬを配設し、この乗算結果の上位
１２ビツトをサイン拡張して２４ビツトの乗算データＰ
Ｐとして乗算器２２から取シ出す。このときのサイン拡
張処理は、いわゆる２の補数表示されたディジタルデー
タのサインビット（最−Ｅ位ビット）を、拡張すべきビ
ット数だけ上位側に配設するものである。
タル信号データＹに対して、上記倍語長２４ビツトの係
数データを乗算する場合に、第１回目の乗算時には、２
４ピツト係数データの上位１２ビツトに相当する係数デ
ータＸＨを乗算して全３６ビツトの乗算結果Ｙ−ＸＩＩ
を得て、この乗算結果の上位２４ビツトを第１の乗算デ
ータＰとして乗算器２２から取り出す。次に、第２回目
の乗算時には、上記データＹに対して上記２４ビツトの
係数データの下位１２ビツトに相当する係数データＸｔ
、を乗算して得られる３６ビツトの乗算結果を下位側に
１２ビツトだけシフトさせて、第６図の仮想線に示す桁
位置に乗算結果Ｙ−ＸＬを配設し、この乗算結果の上位
１２ビツトをサイン拡張して２４ビツトの乗算データＰ
Ｐとして乗算器２２から取シ出す。このときのサイン拡
張処理は、いわゆる２の補数表示されたディジタルデー
タのサインビット（最−Ｅ位ビット）を、拡張すべきビ
ット数だけ上位側に配設するものである。
Ｉ １ｍ
ここで、第１表は上記サインビット拡張処理を説明する
ためのものでらシ、２の補数の２進数の４ビツト表示デ
ータを、同値のまま８ビツト表示データに変換する例を
示している。この第１表からも明らかなように、４ビツ
トデータの最上位のサインビットを、さらに上位側に４
ビツトだけ配設して、８ピツトの２の補数表示データを
得ることができる。このようにして、２回の乗算処理に
応じて順次帯られる２個の乗算データＰ、ＰＰを、上記
マルチプレクサ２３を介して論理演算ユニット２１に送
って加算することにより、２４ビツトの係数データを用
いた高精度乗算データを揚ることができる。この場合の
乗算処理時間としては、通常の１２ビツト係数データを
用いる場合に比べて２倍となる程度であり、一般の倍精
度演算に比べて非常に高速に処理できる。また、乗算器
２２０回路規模としても、２４ビツト×２４ビツトの乗
算を直接実行する乗算器に比べて極めて小規模で済む。
ためのものでらシ、２の補数の２進数の４ビツト表示デ
ータを、同値のまま８ビツト表示データに変換する例を
示している。この第１表からも明らかなように、４ビツ
トデータの最上位のサインビットを、さらに上位側に４
ビツトだけ配設して、８ピツトの２の補数表示データを
得ることができる。このようにして、２回の乗算処理に
応じて順次帯られる２個の乗算データＰ、ＰＰを、上記
マルチプレクサ２３を介して論理演算ユニット２１に送
って加算することにより、２４ビツトの係数データを用
いた高精度乗算データを揚ることができる。この場合の
乗算処理時間としては、通常の１２ビツト係数データを
用いる場合に比べて２倍となる程度であり、一般の倍精
度演算に比べて非常に高速に処理できる。また、乗算器
２２０回路規模としても、２４ビツト×２４ビツトの乗
算を直接実行する乗算器に比べて極めて小規模で済む。
以上の説明ｗらも明らかなように、本発明に係るディジ
タル信号処理装置によれば、マイクロプログラムメモリ
６および係数メモリ７が、第３図に示すように、ホスト
コンピュータシステム４側から見て連続した一連のメモ
ＩＪＭＲとなっており、一種類のアドレスへ〇〜入、１
により任意にアクセスできるため、データ転送が容易か
つ確実に行なえる。また、係数メモリ７は、ＤＳＰＩの
マイクロプログラム実行中にアクセス可能な全メモリ範
囲に対応するページを少なくとも２ページ有しており、
このページの切換えを、上記ホストコンピュータシステ
ム４からのコントロールデータ（りとえば上記コントロ
ールデードＭ３時のデータビットＢ、の内容）によって
制御しているため、従来のように一連の係数群の一部を
書き換えることによる発振等の悪影響を防止できる。こ
の場合、各ページの係数データについては、それぞれの
ページ内で発振防止条件等を満足するように設定してお
くことは勿論である。さら・に、ホストコンピュータシ
ステム４から上記メモリＭＲへのデータ書き込み動作や
上記ページ切換動作のタイミングは、マイクロプログラ
ム実行中における乗算、論理演算等のディジタル信号処
理動作とは無関係の特定のサイクル、たとえば、リフレ
ッシュ命令実行によるリフレッシュサイクル等に設けら
れているため、乗算動作中等に係数等が変化するような
不都合も防止される。
タル信号処理装置によれば、マイクロプログラムメモリ
６および係数メモリ７が、第３図に示すように、ホスト
コンピュータシステム４側から見て連続した一連のメモ
ＩＪＭＲとなっており、一種類のアドレスへ〇〜入、１
により任意にアクセスできるため、データ転送が容易か
つ確実に行なえる。また、係数メモリ７は、ＤＳＰＩの
マイクロプログラム実行中にアクセス可能な全メモリ範
囲に対応するページを少なくとも２ページ有しており、
このページの切換えを、上記ホストコンピュータシステ
ム４からのコントロールデータ（りとえば上記コントロ
ールデードＭ３時のデータビットＢ、の内容）によって
制御しているため、従来のように一連の係数群の一部を
書き換えることによる発振等の悪影響を防止できる。こ
の場合、各ページの係数データについては、それぞれの
ページ内で発振防止条件等を満足するように設定してお
くことは勿論である。さら・に、ホストコンピュータシ
ステム４から上記メモリＭＲへのデータ書き込み動作や
上記ページ切換動作のタイミングは、マイクロプログラ
ム実行中における乗算、論理演算等のディジタル信号処
理動作とは無関係の特定のサイクル、たとえば、リフレ
ッシュ命令実行によるリフレッシュサイクル等に設けら
れているため、乗算動作中等に係数等が変化するような
不都合も防止される。
なお、本発明は上記実施例のみに限定されるものではな
く、たとえば、ディジタル信号データや係数データの語
長は任意に予め設定すればよい。
く、たとえば、ディジタル信号データや係数データの語
長は任意に予め設定すればよい。
また、データ書き込みやページ切換え動作のタイミング
は、リフレッシュサイクル内に設定する以外に、Ｎ０Ｐ
Ｃノーオペレーシヨン）実行サイクル、一時停止命令（
ポーズ命令等）の実行サイクル等のように、実際のディ
ジタル信号処理とはある程度無関係の命令実行サイクル
内に設定しても良い。この他、本発明の要旨を逸脱しな
い範囲で柚々の変更が可能である。
は、リフレッシュサイクル内に設定する以外に、Ｎ０Ｐ
Ｃノーオペレーシヨン）実行サイクル、一時停止命令（
ポーズ命令等）の実行サイクル等のように、実際のディ
ジタル信号処理とはある程度無関係の命令実行サイクル
内に設定しても良い。この他、本発明の要旨を逸脱しな
い範囲で柚々の変更が可能である。
図はすべて本発明に係る一実施例を説明するための図で
あり、第１図はＤＳＰ（ディジタル信号処理装置）を用
いた基本システム構成例を示すブロック図、第２図は該
ＤＳＰの内部構成を概略的に示すブロック図、第３図は
マイクロプログラムメモリおよび係数メモリのメモリマ
ツプを示す図、第４図はホストコンピュータシステムか
らのデータ転送時のモードと各データビットの内容を示
す図、第５図は上記ＤＳＰのインターフェース回路、マ
イクロプログラムメモリ、および係数メモリの近傍の具
体的回路構成例を示すプルツク回路図、第６図は第５図
の回路の動作を説明するためのタイムチャート、第７図
は上記ＤＳＰ内の乗算器での乗算処理動作を説明するた
めの説明図である。 １・・・ＤＳＰ（ディジタル信号処理装置）２・・・Ｍ
ＣＵ（メモリ制御ユニット）４・・・ホストコンピュー
タシステム ５・・・インターフェース回路 ６・・・マイクロプログラムメモリ γ・・・係数メモリ ２０・・・演算処理部 ２１・・・ＡＬＵ（論理演算ユニット）２２・・・乗掬
、器 ５１・・・１次レジスタ ５２・・・モードデコーダ ５５・・・データラッチ回路 ５６・・・アドレスラッチ回路 ５７・・・コントロールデータラッチ回路５８・・・ア
ドレスデコーダ ６５．７５・・・バイト選択回路 １７・・・Ｄａミツリップフロッ プ許出願人 ソニー株式会社 代理人 弁理士 小 池 晃
あり、第１図はＤＳＰ（ディジタル信号処理装置）を用
いた基本システム構成例を示すブロック図、第２図は該
ＤＳＰの内部構成を概略的に示すブロック図、第３図は
マイクロプログラムメモリおよび係数メモリのメモリマ
ツプを示す図、第４図はホストコンピュータシステムか
らのデータ転送時のモードと各データビットの内容を示
す図、第５図は上記ＤＳＰのインターフェース回路、マ
イクロプログラムメモリ、および係数メモリの近傍の具
体的回路構成例を示すプルツク回路図、第６図は第５図
の回路の動作を説明するためのタイムチャート、第７図
は上記ＤＳＰ内の乗算器での乗算処理動作を説明するた
めの説明図である。 １・・・ＤＳＰ（ディジタル信号処理装置）２・・・Ｍ
ＣＵ（メモリ制御ユニット）４・・・ホストコンピュー
タシステム ５・・・インターフェース回路 ６・・・マイクロプログラムメモリ γ・・・係数メモリ ２０・・・演算処理部 ２１・・・ＡＬＵ（論理演算ユニット）２２・・・乗掬
、器 ５１・・・１次レジスタ ５２・・・モードデコーダ ５５・・・データラッチ回路 ５６・・・アドレスラッチ回路 ５７・・・コントロールデータラッチ回路５８・・・ア
ドレスデコーダ ６５．７５・・・バイト選択回路 １７・・・Ｄａミツリップフロッ プ許出願人 ソニー株式会社 代理人 弁理士 小 池 晃
Claims (1)
- ディジタル信号処理手順を指示するマイクロ命令が格納
されたマイクロプログラムメモリと、ディジタル信号デ
ータに対しての演算を実行する際の係数データが格納さ
れた係数メモリとを少なくトモ備え、ホストコンピュー
タシステムから上記マイクロプログラムメモリおよび係
数メモリへデータ転送して書き込みが行なえる構造を有
し、上記係数メモリは、上記マイクロ命令によるディジ
タル信号処理動作中にアクセス可能なメモリ範囲の全体
に対応するページを少なくとも２ページ有し、この係数
メモリのページ選択を上記ホストコンピュータシステム
側から行なうことを特徴とするディジタル信号処理装置
。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025616A JPS58144272A (ja) | 1982-02-19 | 1982-02-19 | デイジタル信号処理装置 |
| US06/462,049 US4511966A (en) | 1982-02-19 | 1983-01-28 | Digital signal processing system |
| CA000420492A CA1193021A (en) | 1982-02-19 | 1983-01-28 | Digital signal processing system including a microprogram memory |
| FR8301563A FR2522232B1 (fr) | 1982-02-19 | 1983-02-01 | Dispositif de traitement de signaux numeriques |
| GB08302850A GB2115588B (en) | 1982-02-19 | 1983-02-02 | Digital signal processing systems |
| NL8300387A NL192698C (nl) | 1982-02-19 | 1983-02-02 | Verwerkingsstelsel voor het verwerken van digitale data. |
| DE3303488A DE3303488C2 (de) | 1982-02-19 | 1983-02-02 | Digitales Signalverarbeitungssystem |
| KR1019830000706A KR880001168B1 (ko) | 1982-02-19 | 1983-02-19 | 디지탈 신호처리 시스템 |
| GB08510106A GB2155671B (en) | 1982-02-19 | 1985-04-19 | Digital signal processing systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025616A JPS58144272A (ja) | 1982-02-19 | 1982-02-19 | デイジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58144272A true JPS58144272A (ja) | 1983-08-27 |
| JPH0571986B2 JPH0571986B2 (ja) | 1993-10-08 |
Family
ID=12170813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57025616A Granted JPS58144272A (ja) | 1982-02-19 | 1982-02-19 | デイジタル信号処理装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4511966A (ja) |
| JP (1) | JPS58144272A (ja) |
| KR (1) | KR880001168B1 (ja) |
| CA (1) | CA1193021A (ja) |
| DE (1) | DE3303488C2 (ja) |
| FR (1) | FR2522232B1 (ja) |
| GB (2) | GB2115588B (ja) |
| NL (1) | NL192698C (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140463A (ja) * | 1983-12-06 | 1985-07-25 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 集積化データ処理装置 |
| JPS6329803A (ja) * | 1986-07-23 | 1988-02-08 | Fuji Electric Co Ltd | ループ制御系における切替データの制御方法 |
| JPS6453240A (en) * | 1987-05-15 | 1989-03-01 | Nec Corp | Evaluating microprocessor |
| JPS6469115A (en) * | 1987-09-10 | 1989-03-15 | Anritsu Corp | Digital signal processing circuit |
| JPH02100737A (ja) * | 1988-10-08 | 1990-04-12 | Nec Corp | データ転送制御装置 |
| JPH02278444A (ja) * | 1989-04-20 | 1990-11-14 | Daikin Ind Ltd | 座標データ転送方法およびその装置 |
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| JP2844591B2 (ja) * | 1987-01-16 | 1999-01-06 | 株式会社日立製作所 | ディジタル信号処理装置 |
| US5237667A (en) * | 1987-06-05 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | Digital signal processor system having host processor for writing instructions into internal processor memory |
| JPH0770961B2 (ja) * | 1988-08-12 | 1995-07-31 | 日本電気株式会社 | マイクロコンピュータ |
| JP3005987B2 (ja) * | 1989-02-28 | 2000-02-07 | ソニー株式会社 | デジタル信号処理装置 |
| US5218710A (en) * | 1989-06-19 | 1993-06-08 | Pioneer Electronic Corporation | Audio signal processing system having independent and distinct data buses for concurrently transferring audio signal data to provide acoustic control |
| DE69325207T2 (de) * | 1992-06-15 | 1999-12-09 | Koninklijke Philips Electronics N.V., Eindhoven | Prozessor zur Verarbeitung zeitdiskreter Signale |
| GB2290395B (en) | 1994-06-10 | 1997-05-28 | Advanced Risc Mach Ltd | Interoperability with multiple instruction sets |
| JPH08293815A (ja) * | 1994-11-01 | 1996-11-05 | Motorola Inc | 集積回路上で複数の通信タスクを行なうコプロセッサ |
| US5652903A (en) * | 1994-11-01 | 1997-07-29 | Motorola, Inc. | DSP co-processor for use on an integrated circuit that performs multiple communication tasks |
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| JPH0916558A (ja) * | 1995-04-28 | 1997-01-17 | Sony Corp | デジタル信号処理装置 |
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-
1982
- 1982-02-19 JP JP57025616A patent/JPS58144272A/ja active Granted
-
1983
- 1983-01-28 CA CA000420492A patent/CA1193021A/en not_active Expired
- 1983-01-28 US US06/462,049 patent/US4511966A/en not_active Expired - Lifetime
- 1983-02-01 FR FR8301563A patent/FR2522232B1/fr not_active Expired
- 1983-02-02 DE DE3303488A patent/DE3303488C2/de not_active Expired - Lifetime
- 1983-02-02 GB GB08302850A patent/GB2115588B/en not_active Expired
- 1983-02-02 NL NL8300387A patent/NL192698C/nl not_active IP Right Cessation
- 1983-02-19 KR KR1019830000706A patent/KR880001168B1/ko not_active IP Right Cessation
-
1985
- 1985-04-19 GB GB08510106A patent/GB2155671B/en not_active Expired
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| GB2155671B (en) | 1986-03-19 |
| NL192698C (nl) | 1997-12-02 |
| GB8510106D0 (en) | 1985-05-30 |
| DE3303488C2 (de) | 1994-09-29 |
| CA1193021A (en) | 1985-09-03 |
| JPH0571986B2 (ja) | 1993-10-08 |
| NL192698B (nl) | 1997-08-01 |
| FR2522232A1 (fr) | 1983-08-26 |
| NL8300387A (nl) | 1983-09-16 |
| GB8302850D0 (en) | 1983-03-09 |
| FR2522232B1 (fr) | 1989-07-21 |
| GB2155671A (en) | 1985-09-25 |
| KR840003857A (ko) | 1984-10-04 |
| KR880001168B1 (ko) | 1988-07-02 |
| DE3303488A1 (de) | 1983-09-01 |
| US4511966A (en) | 1985-04-16 |
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