JPH0571986B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、デイジタルオーデイオ信号やデイジ
タルビデオ信号等のように、１ワードのビツト数
が比較的多く、単位時間当りのワードレートが高
いデイジタル信号を実時間（リアルタイム）処理
するためのデイジタル信号処理装置に関し、特
に、デイジタル信号処理動作実行中に係数データ
の書き換えを可能とするものである。 近年、デイジタル変換された音響信号や映像信
号等のデイジタル信号に対して、各種のデイジタ
ル信号処理、たとえば、デイジタルフイルタ、
FFT（高速フーリエ変換）、相関関数等の数値計
算を実時間（リアルタイム）で行うことが一般的
となり、このようなリアルタイム処理用のデイジ
タル信号処理装置（Digital Signal Processor、
以下DSPという。）がいくつか発表されている。
これらのDSPの特徴は、比較的長語長ALU（論理
演算ユニツト）や乗算器等のハードウエアを有
し、マイクロプログラム制御されることである。
そして、マイクロプロセツサ等を用いたホストコ
ンピユータシステムにより、デイジタル信号処理
動作が管理され得るような構成を持つものが多
い。さらに、汎用性を高めるために、マイクロプ
ログラムメモリや係数メモリにRAM（ランダム
アクセスメモリ）を用い、これらのメモリのデー
タを上記ホストコンピユータシステムから転送し
得るようにしたものも考えられている。 ところで、このようなDSPにおいて、たとえ
ばマイクロプログラム実行中に上記係数データや
マイクロ命令等を書き換えて、リアルタイム処理
機能の向上を図ることが望まれているが、特に、
係数データの書き換え途中にデータが不連続とな
ることによる発振等の問題が生じ、実現が困難で
ある。 すなわち、係数メモリの書換えはワード単位や
バイト単位でしか行えないのに対して、一連の演
算処理（例えばIIRフイルタの１サンプルの演算
処理等）には、フイルタ次数（段数）等に応じた
複数ワードの係数データが必要とされるが、上記
複数ワードの係数データの書込みが終了するまで
の間は係数データが不連続となつてしまう。 本発明は、このような従来の実情に鑑みてなさ
れたものであり、上記DSP内のマイクロプログ
ラム実行中に係数メモリやマイクロプログラムメ
モリのデータの変更（書換え等）をホストコンピ
ユータシステム側から行うことができ、しかも、
係数データの不連続が生じることなく、発振等の
悪影響を防止し得るようなデイジタル信号処理装
置の提供を目的としている。 すなわち、本発明に係るデイジタル信号処理装
置の特徴は、入力デイジタル信号データに対する
一連の演算処理を連続して行うデイジタル信号処
理装置において、デイジタル信号処理手順を指示
するマイクロ命令が格納されたマイクロプログラ
ムメモリと、上記マイクロプログラムメモリと共
に一つのアドレス空間を構成し、上記入力デイジ
タル信号データに対して上記マイクロ命令による
演算を実行する際の係数データが格納されると共
に、上記マイクロ命令によるデイジタル信号処理
動作中に全範囲に対してアクセス可能なページを
少なくとも２ページ有し、上記一連の演算処理に
用いる係数を同一ページに存在させた係数メモリ
と、上記マイクロ命令のアドレス及びそのマイク
ロ命令による演算を実行する際の係数データのア
ドレスを関連付けて、上記入力デイジタル信号デ
ータに対する一連の演算処理とは無関係な上記マ
イクロプログラムの特定のマイクロ命令実行に同
期して発生される信号に応じて、ホストコンピユ
ータシステムから上記マイクロプログラムメモリ
および係数メモリへデータ転送して書き込みを行
う手段と、上記ホストコンピユータシステム側か
ら転送されるデータ中のページ選択信号をラツチ
する手段と、上記入力デイジタル信号データに対
する一連の演算処理とは無関係な上記マイクロプ
ログラムの特定のマイクロ命令実行に同期して発
生される信号に応じて、上記ラツチ手段にラツチ
されたページ選択信号を出力するゲート手段とを
有し、上記ゲート手段から得られたページ選択信
号に応じて、上記マイクロ命令による演算を実行
する際の係数データが読み出される係数メモリの
ページの選択を行うことである。 以下、本発明に係る好ましい実施例について、
図面を参照しながら説明する。 第１図は、本発明の一実施例となるデイジタル
信号処理装置１（Digital Signal Processor、以
下DSPという。）を用いた基本システム構成例を
示すブロツク図である。この実施例において、た
とえばDSP１と、メモリ制御ユニツト２
（Memory Control Unit、以下MCUという。）
は、それぞれLSI化された電子部品として用いら
れている。デイジタル信号メモリ３は、たとえば
１ワード24ビツトのデイジタル信号を16Kワード
（16、384ワード）又は64Kワード（65、536ワー
ド）程度記憶するものであり、Ｄ−RAM（ダイ
ナミツク−ランダムアクセスメモリ）等が用いら
れる。ホストコンピユータシステム４は、たとえ
ばいわゆるマイクロプロセツサ等を用いて構成さ
れており、上記DSP１およびMCU２によるデイ
ジタル信号処理動作を管理する。また、本実施例
においては、ホストコンピユータシステム４か
ら、DSP１内のインターフエース回路５を介し、
マイクロプログラムメモリ６および係数メモリ７
への書き込みが可能となつている。 MCU２内部には、上記デイジタル信号メモリ
３の各ワードをアクセスするためのアドレス制御
部８が設けられている。このアドレス制御部８
は、インクリメンタやコンパレータ等を含み、
DSP１のシーケンス制御部９からの各種制御信
号に応じて動作制御される。この他、MCU２内
には、ホストコンピユータシステム４との間で信
号を送受するためのインターフエース回路１０
や、スクラツチパツドメモリ１１等が設けられて
いる。 このような第１図に示すDSP１を用いたシス
テムにおいて、信号処理の対象となるデイジタル
信号としては、たとえばPCMオーデイオ信号や
デイジタルビデオ信号等が考えられており、アナ
ログ信号の１サンプリング値をデイジタル信号の
１ワードに対応させる際に、たとえば14ビツトあ
るいは16ビツト程度で量子化している。ところ
で、この１ワード14ビツトあるいは16ビツト程度
のデイジタル信号に対して、係数を乗算した場合
にビツト数が増大することを考慮して、DSP１
を用いたシステムは、たとえば１ワード24ビツト
のデイジタル信号を取り扱い得るように構成して
いる。 ここで、第２図はDSP１内部のより具体的な
回路構成例を示すブロツク回路図である。これら
の第１図および第２図において、DSP１内部に
は、24ビツトのデータバスDBが配設されてお
り、このデータバスDBは、演算処理部２０、入
力レジスタ１２、出力レジスタ１３、およびデイ
ジタル信号入出力ポート１４に接続されている。
入力レジスタ１２は、データ入力端子１６からの
シリアルデータを24ビツトパラレルデータに変換
してデータバスDBに乗せ、出力レジスタ１３は
データバスDBからの24ビツトパラレルデータを
シリアルデータに変換してデータ出力端子１７か
ら出力するものである。演算処理部２０内には、
少なくともALU（論理演算ユニツト）２１および
乗算器２２が設けられており、これらのALU２
１、乗算器２２に関連して、マルチプレクサ２３
が設けられている。また、上記演算処理部２０で
の処理動作の際の中間データ等を一時的に格納す
るいわゆるスクラツチパツドメモリとしてのデー
タメモリ３０やテンポラリレジスタ３２が設けら
れている。データメモリ３０は、１ワード24ビツ
トでたとえば256ワード程度の記憶容量としてい
る。次に、乗算器２２での乗数となる係数データ
はたとえば１ワード12ビツトであるが、この係数
データを記憶格納する係数メモリ７は、たとえば
１ワード16ビツトで構成され、512ワードを１ペ
ージとして２ページ分（16ビツト×1024ワード）
を記憶可能としている。この係数メモリ７の各ワ
ードは、係数ポインタ７２からのアドレス情報に
よりアクセス可能である。この係数メモリ７の出
力端子は、乗算器２２やマルチプレクサ２３のそ
れぞれの係数データＸを入力するための端子に接
続され、この接続点は、両方向バツフアゲート４
１を介し上記24ビツトのデータバスDBに接続さ
れている。また、データバスDBは、両方向バツ
フアゲート４２を介し、乗算器２２の被乗算デー
タＹを入力するための端子、データメモリ３０の
出力端子、およびテンポラリレジスタ３２の入力
端子にそれぞれ接続されている。マルチプレクサ
２３には、上記係数データＸの入力端子の他に、
テンポラリレジスタ３２からの出力データTPの
入力端子、乗算器２２からの乗算データＰの入力
端子、およびこの乗算データを右方向（下位方
向）に12ビツト論理シフト（11ビツト算術シフ
ト）したデータPPの入力端子が設けられており、
このマルチプレクサ２３の出力がALU（論理演算
ユニツト）２１に送られている。ALU２１には、
ビツトシフト処理用のシフトロジツク２５が設け
られている。このALU２１での演算処理に応じ
て変化するフラグの内容が、ステータスレジスタ
２６に格納され、演算結果としての24ビツトのデ
イジタルデータは、バツフアゲート４３を介して
データバスDBにまた、マルチプレクサ３３を介
してデータメモリ３０に、それぞれ送られてい
る。このマルチプレクサ３３の他方の入力端子に
は、テンポラリレジスタ３２からの出力データ
TPが送られている。 次に、マイクロプログラムメモリ６は、DSP
１内の各部回路での処理手順を指示するいわゆる
マイクロプログラムが格納されており、シーケン
サ９１からのアドレス信号により上記マイクロプ
ログラムのマイクロ命令が順次読み出される。こ
のマイクロ命令は、たとえば32ビツトのワード長
を有し、パイプラインレジスタ６２を介して命令
データバスIDBに送られる。ここで、マイクロ命
令の１ワード32ビツトは、いくつかのフイールド
に区分されており、たとえば直接（イミデイエイ
ト）データが配置されるフイールド、データメモ
リ３０を制御するフイールド、ALU２１を制御
するフイールド、シーケンサ９１を制御するフイ
ールド等が設けられている。そして、マイクロ命
令中のイミデイエイトデータはバツフアゲート４
４を介してデータバスDBに送られ、データメモ
リ３０の制御用データは、マルチプレクサ３４を
介してデータメモリ３０の下位アドレス入力ポー
トに送られる。シーケンサ９１は、マイクロ命令
中のシーケンサ制御データおよびステータスレジ
スタ２６からのステータスデータ（フラグの状態
等）によつて、マイクロプログラムメモリ６中の
次に読み出すべきアドレスが決定される。出力制
御ロジツク９２は、前記MCU２を制御するため
の回路部であり、マイクロ命令によつて動作制御
される。この出力制御ロジツク９２とシーケンサ
９１とで第１図のシーケンス制御部９を構成して
いる。マイクロ命令中には、この他、上記データ
メモリ３０の上位アドレスを指示するデータポイ
ンタ３５をインクリメントするビツトや、上記係
数ポインタ７２をインクリメントするビツト等が
含まれている。 次に、ホストコンピユータシステム４からのデ
ータは、１ワード８ビツトで構成され、これらの
８ビツトのデータB₀〜B₇は、インターフエース
回路５を介してマイクロプログラムメモリ６や係
数メモリ７に書き込むことができる。 ここで、マイクロプログラムメモリ６および係
数メモリ７をホストコンピユータシステム４側か
ら見たときのメモリマツプを第３図に示す。この
第３図からも明らかなように、ホストコンピユー
タ側からは、１ワード８ビツト（１バイト）で全
4096ワード（2¹²バイト）のメモリMRと見るこ
とができ、12ビツトのアドレスA₀〜A₁₁によりバ
イト単位でのアクセスが可能である。このメモリ
MRを２等分して、一方の2048バイト分、すなわ
ち、16進数表示でアドレス値が＄000〜＄7FFを、
上記プログラムメモリ６に対応する領域MPMと
し、他方の2048バイト分（同アドレス値が＄800
〜＄FFF）を上記係数メモリ７に対応する領域
CFMとしている。また、係数メモリ領域CFMの
2048バイトは、さらに２等分して、一方の＄800
〜＄BFFをページ０とし、他方の＄C00〜＄FFF
をページ１としている。このように、ホストコン
ピユータ側からのアクセス時には、12ビツトのア
ドレスA₀〜A₁₁により＄000〜＄FFFの4096バイ
トをバイト単位でアクセスし得るわけであるが、
DSP１内部においては、プログラムメモリ領域
MPMはシーケンサ９１によりアクセスされて32
ビツトのマイクロ命令データI₀〜I₃₁が同時に読み
出され、係数メモリ領域CFMは係数ポインタ７
２によりアクセスされて16ビツトの係数データ
K₀〜K₁₆が同時で読み出される。この場合、シー
ケンサ９１からのアドレスとしては、上記A₂〜
A₁₀に対応する９ビツトが用いられて、512ワー
ド（１ワード32ビツト）のアクセスが行なわれ、
係数ポインタ７２からのアドレスとしては、１ペ
ージ256ワードのアクセス用に上記A₂〜A₉に対応
する８ビツトが用いられる。この場合にアクセス
されるページは、ホストコンピユータ側からのコ
ントロールデータ中のPAGEのビツトの内容によ
り決定される。 次に、ホストコンピユータシステム４からの８
ビツトの信号は、２ビツトのモード切換信号RS
０，RS１により、４種類の互いに異なる内容の
信号としてDSP１に送られる。すなわち、第４
図は、このモード切換に対応する８ビツトの信号
の内容を示す図であり、モード切換信号RS０，
RS１が「00」から「11」までの４つの切換状態
に対応して、データモードM₀、上位アドレスモ
ードM₁、下位アドレスモードM₂、およびコント
ロールモードM₃の４つのモードが示されている。
この第４図からも明らかなように、データモード
M₀のときには、ホストコンピユータシステム４
からの８ビツトデータの各ビツトB₀〜B₇は、上
記領域MPMやCFM等に実際に書き込まれるデ
ータD₀〜D₇となり、上位アドレスモードM₁のと
きには、ビツトB₀〜B₃がメモリMRをアクセス
するための12ビツトアドレスのうちの上位４ビツ
トのアドレスA₈〜A₁₁となり、下位アドレスモー
ドM₂のときには、ビツトB₀〜B₇が下位８ビツト
のアドレスA₀〜A₇となる。また、コントロール
モードM₃のときには、上記８ビツトデータの各
ビツトB₀〜B₇は、それぞれ制御信号として用い
られ、たとえばビツトB₇は上記係数メモリ領域
CFMのページ切換制御信号PAGEとして用いら
れる。 ここで、このようなメモリMRに対するホスト
コンピユータシステム４からのデータ書き込み動
作について、第５図および第６図を参照しながら
説明する。 まず第５図は、前記第１図や第２図に示す
DSP１内の、インターフエース回路５、プログ
ラムメモリ６、係数メモリ７の近傍の回路構成例
を具体的に示すブロツク回路図である。この第５
図のデータ入力ポート１５Ｂ、チツプセレクト入
力端子１５Ｃ、及びモード切換信号入力端子１５
R₀，１５R₁には、上記ホストコンピユータシス
テム４からの上記８ビツトデータB₀〜B⁷、チツ
プセレクト信号、および上記モード切換信号
RS０，RS１が、それぞれ供給される。また、第
５図のクロツクパルス端子１９には、DSP１内
部の動作タイミングの同期をとるために、第６図
に示すようなクロツクパルスCPが供給されてい
る。 いま、上記ホストコンピユータシステム４から
のデータ転送を行なうために、チツプセレクト信
号を第６図に示すように一旦“Ｌ”（ローレベ
ル）とし、時刻t₁で“Ｈ”（ハイレベル）に変化
させると、この時刻t₁で第１レジスタ５１がデー
タ入力ポート１５Ｂからの８ビツトデータB₀〜
B₇を取り込んで出力する。このチツプセレクト
信号は、上記クロツクパルCPとは無関係のタ
イミングで変化するが、時刻t₁以降の最初のクロ
ツクパルスCPの前縁（立上り）の時刻t₂で、フ
リツプフロツプ５３の出力が“Ｈ”から“Ｌ”
に変化する。この出力は、クロツクパルスCP
の次の前縁の時刻t₃まで“Ｌ”を持続し、モード
デコーダ５２の端子₁に送られる。モードデコ
ーダ５２は、端子１５R₀，１５R₁のモード切換
信号RS０，RS１に応じて上記時刻t₂からt₃まで
の間だけ、各モードM₀，M₁，M₂，M₃に対応す
る信号ラインのうちの１本ラインのみをアクテイ
ヴとする。そして、データモードM₀のときには、
８ビツトのデータラツチ回路５５を動作させて上
記B₀〜B₇をラツチし、コントロールモードM₃の
ときには、コントロールデータラツチ回路５７を
動作させて上記B₀〜B₇のうちの必要なビツトを
ラツチする。また、アドレスラツチ回路５６は、
３個の４ビツトラツチ回路を用いて、A₀〜A₃，
A₄〜A₇，A₈〜A₁₁にそれぞれ対応させており、
上位アドレスモードM₁のときには、A₈〜A₁₁に
対応する１個の４ビツトラツチ回路で上記B₀〜
B₃をラツチし、下位アドレスモードM₂のときに
は、A₀〜A₃，A₄〜A₇に対応する２個の４ビツト
ラツチ回路により上記B₀〜B₃，B₄〜B₇をそれぞ
れラツチする。これらのラツチ動作のタイミング
は、上記時刻t₃となる。 ところで、第３図とともに説明したメモリマツ
プからも明らかなように、データラツチ回路５５
からの１バイト分のデータD₀〜D₇は、上記マイ
クロ命令データ中のI₀〜I₇，I₈〜I₁₅，I₁₆〜I₂₃、又
はI₂₄〜I₃₁のいずれかのバイト、あるいは、上記
係数データK₀〜K₇、又はK₈〜K₁₅のいずれかの
バイトに対応するものであり、この対応関係は、
上記アドレス中のA₀，A₁，A₁₁によつて決定され
る。すなわち、アドレスA₁₁によりマイクロ命令
データか係数データかを決定でき、マイクロ命令
データの場合には、アドレスA₀，A₁により32ビ
ツト（４バイト）中のいずれのバイトかを決定で
き、係数データの場合には、アドレスA₀により
16ビツト（２バイト）中のいずれのバイトかを決
定できる。したがつて、たとえば、アドレスラツ
チ回路５６からのアドレスA₀，A₁，A₁₁をアドレ
スデコーダ５８に送り、上記I₀〜I₇，I₈〜I₁₅，I₁₆
〜I₂₃，I₂₄〜I₃₁，K₀〜K₇，K₈〜K₁₅の場合にそれ
ぞれ対応する６個のデコード出力を得て、このデ
コーダ出力によりデータラツチ回路５５の出力に
接続された６個の８ビツトバツフアゲートのうち
のいずれか１個を導通状態（能動状態）とすれば
よい。これらの６個の８ビツトバツフアゲート
は、４個がマイクロ命令データのバイト選択回路
６５に、２個が係数データのバイト選択回路７５
にそれぞれ設けられている。 マイクロプログラムメモリ６や係数データメモ
リ７は、たとえばバイトを単位とするメモリ構造
を有しており、マイクロプログラムメモリ６は、
512バイトのメモリを４個並列接続して512ワー
ド／32ビツトの記憶容量を実現し、係数メモリ７
は、1024バイトメモリを２個並列接続して２ペー
ジ分の512ワード／16ビツトの記憶容量を実現し
ている。そして、マイクロプログラムメモリ６の
４個の512バイトメモリには、上記バイト選択回
路６５の４個の８ビツトバツフアゲートからの出
力がそれぞれ送られ、係数データメモリ７の２個
の1024バイトメモリには、上記バイト選択回路７
５の２個の８ビツトバツフアゲートからの出力が
それぞれ送られる。次に、アドレスラツチ回路５
６からの12ビツトアドレス出力A₀〜A₁₁のうち、
９ビツトのアドレス出力A₂〜A₁₀は、９ビツトの
バツフアゲート６６を介してマイクロプログラム
メモリ６のアドレスバスに送られ、10ビツトのア
ドレス出力A₁〜A₁₀は、10ビツトのバツフアゲー
ト７６を介して係数メモリ７の係数アドレスバス
に送られる。 これらのバツフアゲート６６，７６は、たとえ
ば、上記マイクロプログラムの特定のマイクロ命
令、たとえばリフレツシユ命令実行時に反転スイ
ツチング動作するようなリフレツシユ信号
REFRSHに応じて信号通過状態（能動状態）と
なり、それ以外ではハイインピーダンス（あるい
はフローテイング）状態となるような、いわゆる
スリーステートバツフアである。また、アドレス
デコーダ５８も、たとえば上記リフレツシユ信号
REFRSHに応じて動作状態になり、６つのデコ
ード出力のいずれか１つをアクテイヴとして、バ
イト選択回路６５，７５の対応する１個のビツト
バツフアゲートのみを信号通過状態とする。これ
らのバイト選択回路６５，７５内の各バツフアゲ
ートも、いわゆるスリーステートバツフアであ
る。 次に、シーケンサ９１からは、上記アドレス
A₂〜A₁₀に対応する９ビツトのプログラムメモリ
アドレスが出力され、マイクロプログラムメモリ
６の各ワードを順次アクセスしてマイクロ命令を
読み出す。第６図には、上記マイクロプログラム
メモリ６から順次読み出されたマイクロ命令MP
１を示しており、上記DSP１内の各回路部や
MCU２等を制御するための一連の命令に、…Ｎ
−１，Ｎ，Ｎ＋１，…の番号を付している。ここ
で、Ｎ番目の命令は、たとえば全32ビツト中のリ
フレツシユ指令用のビツトがアクテイヴとなつて
いるようなリフレツシユ命令を含んでおり、この
リフレツシユ命令によるリフレツシユ動作のため
に上記Ｎ番目の命令の直後の命令がDSP１内部
では無視されることを考慮して、上記一連の実質
的な処理制御用のＮ番目の命令とＮ＋１番目の命
令との間に、ノーオペレーシヨン命令（NOP命
令）を挿入している。 このような第６図において、クロツクパルス
CPに基づくクロツクタイミングの時刻t₁₁で、上
記マイクロプログラムメモリ６からリフレツシユ
命令を含む上記Ｎ番目の命令が読み出され、これ
がパイプラインレジスタ６２を介すことによつて
１クロツク分だけ遅れ、次のクロツクタイミング
の時刻t₁₂から時刻t₁₃までの間の１クロツク期間
で当該Ｎ番目の命令が実行される。この時刻t₁₂
からt₁₃までの間においては、マイクロプログラ
ムメモリ６や係数メモリ７はDSP１の内部動作
に関連するシーケンサ９１や係数ポインタ７２か
らのアクセスが禁止されるとともに、アドレスラ
ツチ５６からのアドレスA₀〜A₁₁によりアクセス
された８ビツトのワードにデータラツチ回路５５
からの８ビツトデータが書き込まれるようなメモ
リアクセスモードとなる。また、この時刻t₁₂〜
t₁₃間では、マイクロプログラムメモリ６から読
み出された32ビツトデータをパイプラインレジス
タ６２にてラツチすることを禁止するような状態
となり、パイプラインレジスタイネーブル信号
（ただし^Enable信号）が“Ｈ”（ハイレベル）とな
る。したがつて、マイクロプログラムメモリ６か
ら読み出された命令MPIの内、上記NOP命令
（リフレツシユ命令直後の命令）はパイプライン
レジスタ６２でラツチされることが無く、パイプ
ラインレジスタ６２からの出力は上記Ｎ番目の命
令が時刻t₁₂から時刻t₁₄まで持続されることにな
る。 以上のように、たとえば時刻t₁₂〜t₁₃間におい
てリフレツシユが実行され、上記リフレツシユ信
号REFRSHがアクテイヴとなることにより、バ
ツフアゲート６６，６７が信号通過状態となつて
マイクロプログラムメモリ６、係数メモリ７のい
ずれか１ワードがアクセスされ、バイト選択回路
６５，７５のいずれか１個のバツフアゲートが選
択通過状態となつて、上記メモリMRの4096バイ
トのうちのいずれか１バイト分のデータの書き込
みが行われる。 ところで、DSP１内部のマイクロプログラム
実行に応じて係数メモリ７をアクセスするための
係数ポインタ７２は、上記アドレスA₁〜A₉に対
応する９ビツトのアドレス出力を係数アドレスバ
スに送つて、係数メモリ７のいずれかのページの
512ワードをアクセスするものであり、ページ０、
１を指定するための上記アドレスA₁₀に対応する
信号は、上記コントロールモードM₃の時の上記
ホストコンピユータシステム４からの８ビツトデ
ータ中のビツトB₇に応じて出力される。すなわ
ち、上記コントロールモード時には、８ビツトデ
ータはコントロールデータラツチ回路５７により
ラツチされ、ビツトB₇に応じて出力されるペー
ジ切換信号PAGEは、Ｄ型フリツプフロツプ７７
のデータ入力端子Ｄに供給される。このＤ型フリ
ツプフロツプ７７のトリガ入力端子Ｔには、上記
マイクロプログラム中の特定の命令、たとえばリ
フレツシユ命令実行時に反転スイツチング動作す
るようなリフレツシユ信号REFRSHが供給され、
このリフレツシユタイミングでデータ入力端子Ｄ
のデータが取り込まれてＱ出力端子から出力され
る。このＱ出力は、バツフアゲート７８を介し、
上記アドレスA₁₀として上記係数アドレスバスに
送られる。したがつて、マイクロプログラム内の
特定の命令、たとえばリフレツシユ命令実行時に
のみ、ホストコンピユータシステム４からのコン
トロールデータの内容に応じて上記ページ切換え
が行われる。 以上のような構成によれば、マイクロプログラ
ムメモリ６および係数メモリ７が、第３図に示す
ように、ホストコンピユータシステム４側から見
て連続した一連のメモリMRとなつており、一種
類のアドレスA₀〜A₁₁により任意にアクセスでき
るため、データ転送が容易かつ確実に行なえる。
また、係数メモリ７は、DSP１のマイクロプロ
グラム実行中にアクセス可能な全メモリ範囲に対
応するページを少なくとも２ページ有しており、
このページの切換えを、上記ホストコンピユータ
システム４からのコントロールデータ（たとえば
上記コントロールモードM₃時のデータビツトB₇
の内容）によつて制御しているため、従来のよう
に一連の係数群の一部を書き換えることによる発
振等の悪影響を防止できる。この場合、各ページ
の係数データについては、それぞれのページ内で
発振防止条件等を満足するように設定しておくこ
とは勿論である。さらに、ホストコンピユータシ
ステム４から上記メモリMRへのデータ書き込み
動作や上記ページ切換動作のタイミングは、マイ
クロプログラム実行中における乗算、論理演算等
のデイジタル信号処理動作とは無関係の特定のサ
イクル、たとえば、リフレツシユ命令実行による
リフレツシユサイクル等に設けられているため、
乗算動作中等に係数等が変化するような不具合も
防止される。 換言すれば、係数メモリの書き換えは、ワード
単位やバイト単位でしか行えないのに対して、一
連の演算処理（例えばIIRフイルタの１サンプル
の演算等）には、フイルタ次数（段数）に応じた
複数ワードの係数データが必要とされるが、上記
複数ワードの係数データの書き込みが終了するま
での間は係数データが不連続となつてしまうた
め、その間は他方ののページの係数データを使用
して演算処理を行うものである。 係数データの設定はホストコンピユータ側で行
うため、必要なデータの書き込みを全て終了した
後、ページ切り換えを行うようホスト側で制御す
ることにより、係数データの切り換えによる不連
続を防止することができる。ところが、例えば一
連の演算を行つている期間にページの切り換えを
行うと、係数データの不連続が生じることは明ら
かであり、この不連続を防止するために、例えば
入力デイジタル信号データに対する一連の演算処
理が終了した後、次の入力デイジタル信号データ
に対する一連の演算処理を始めるまでの期間等
に、ページ切り換えを行わせるものである。 次に、乗算器２２における倍語長係数データの
乗算動作について第７図を参照しながら説明す
る。この第７図において、被乗数となる24ビツト
のデイジタル信号データＹに対して、上記倍語長
24ビツトの係数データを乗算する場合に、第１回
目の乗算時には、24ビツト係数データの上位12ビ
ツトに相当する係数データX_Hを乗算した全36ビ
ツトの乗算結果Ｙ・X_Hを得て、この乗算結果の
上位24ビツトを第１の乗算データＰとして乗算器
２２から取り出す。次に、第２回目の乗算時に
は、上記データＹに対して上記24ビツトの係数デ
ータの下位12ビツトに相当する係数データX_Lを
乗算して得られる36ビツトの乗算結果を下位側に
12ビツトだけシフトさせて、第７図の仮想線に示
す桁位置に乗算結果Ｙ・X_Lを配設し、この乗算
結果の上位12ビツトをサイン拡張して24ビツトの
乗算データPPとして徐算器２２から取り出す。
このときのサイン拡張処理は、いわゆる２の補数
表示されたデイジタルデータのサインビツト（最
上位ビツト）を、拡張すべきビツト数だけ上位側
に配設するものである。 ここで、第１表は上記サインビツト拡張処理を
説明するためのものであり、２の補数の２進数の
４ビツト表示データを、同値のまま８ビツト表示
データに変換する例を示している。

【表】 この第１表からも明らかなように、４ビツトデ
ータの最上位のサインビツトを、さらに上位側に
４ビツトだけ配設して、８ビツトの２の補数表示
データを得ることができる。このようにして、２
回の乗算処理に応じて順次得られる２個の乗算デ
ータＰ，PPを、上記マルチプレクサ２３を介し
て論理演算ユニツト２１に送つて加算することに
より、24ビツトの係数データを用いた高精度乗算
データを得ることができる。この場合の乗算処理
時間としては、通常の12ビツト係数データを用い
る場合に比べて２倍となる程度であり、一般の倍
精度演算に比べて非常に高速に処理できる。ま
た、乗算器２２の回路規模としても、24ビツト×
24ビツトの乗算を直接実行する乗算器に比べて極
めて小規模で済む。 以上説明したような本発明に係る実施例によれ
ば、入力デイジタル信号データに対する一連の演
算処理を連続して行うデイジタル信号処理装置に
おいて、デイジタル信号処理手順を指示するマイ
クロ命令が格納されたマイクロプログラムメモリ
６と、このマイクロプログラムメモリ６と共に一
つのアドレス空間（第３図参照）を構成し、上記
入力デイジタル信号データに対して上記マイクロ
命令による演算を実行する際の係数データが格納
されると共に、上記マイクロ命令によるデイジタ
ル信号処理動作中に全範囲に対してアクセス可能
なページを少なくとも２ページ有し、上記一連の
演算処理に用いる係数を同一ページに存在させた
係数メモリ７と、上記マイクロ命令のアドレス及
びそのマイクロ命令による演算を実行する際の係
数データのアドレスを関連付けて、上記入力デイ
ジタル信号データに対する一連の演算処理とは無
関係な上記マイクロプログラムの特定のマイクロ
命令実行に同期して発生される信号に応じて、ホ
ストコンピユータシステム４からマイクロプログ
ラムメモリ６および係数メモリ７へデータ転送し
て書き込みを行う手段、すなわち第５図のバツフ
アゲート６６，６７およびバイト選択回路６５，
７５等と、上記ホストコンピユータシステム４側
から転送されるデータ中のページ選択信号をラツ
チする手段５７と、上記入力デイジタル信号デー
タに対する一連の演算処理とは無関係な上記マイ
クロプログラムの特定のマイクロ命令（例えばリ
フレツシユ命令）の実行に同期して発生される信
号に応じて、上記ラツチ手段５７にラツチされた
ページ選択信号を出力するゲート手段７７とを有
し、このゲート手段７７から得られたページ選択
信号に応じて、上記マイクロ命令による演算を実
行する際の係数データが読み出される係数メモリ
７のページの選択を行つているため、従来のよう
に一連の係数群の一部を書き換えることによる発
振等の悪影響を防止でき、乗算動作中等に係数等
が変化するような不具合も防止される。 なお、本発明は上記実施例のみに限定されるも
のではなく、たとえば、デイジタル信号データや
係数データの語長は任意に予め設定すればよい。
また、データ書き込みやページ切換え動作のタイ
ミングは、リフレツシユサイクル内に設定する以
外に、NOP（ノーオペレーシヨン）実行サイク
ル、一時停止命令（ポーズ命令等）の実行サイク
ル等のように、実際のデイジタル信号処理とは無
関係の命令実行サイクル内に設定しても良い。こ
の他、本発明の要旨を逸脱しない範囲で種々の変
更が可能である。 以上の説明からも明らかなように、本発明に係
るデイジタル信号処理装置によれば、マイクロプ
ログラムメモリと係数メモリとを同一のアドレス
空間に配し、マイクロ命令のアドレスと係数デー
タのアドレスとを関連付けているため、ホストコ
ンピユータシステムからマイクロプログラムメモ
リおよび係数メモリへのデータ転送が容易かつ確
実に行なえる。また、係数メモリは、マイクロプ
ログラム実行中にアクセス可能な全メモリ範囲に
対応するページを少なくとも２ページ有し、この
ページの切換えについては、上記入力デイジタル
信号データに対する一連の演算処理とは無関係な
マイクロ命令の実行時にのみ、ホストコンピユー
タシステムからの送られるデータに応じてページ
選択を行つているため、従来のように一連の係数
群の一部を書き換えることによる発振等の悪影響
を防止でき、例えば乗算動作中等に係数等が変化
するような不都合も防止される。

【図面の簡単な説明】

図はすべて本発明に係る一実施例を説明するた
めの図であり、第１図はDSP（デイジタル信号処
理装置）を用いた基本システム構成例を示すブロ
ツク図、第２図は該DSPの内部構成を概略的に
示すブロツク図、第３図はマイクロプログラムメ
モリおよび係数メモリのメモリマツプを示す図、
第４図はホストコンピユータシステムからのデー
タ転送時のモードを各データビツトの内容を示す
図、第５図は上記DSPのインターフエース回路、
マイクロプログラムメモリ、および係数メモリの
近傍の具体的回路構成例を示すブロツク回路図、
第６図は第５図の回路の動作を説明するためのタ
イムチヤート、第７図は上記DSP内の乗算器で
の乗算処理動作を説明するための説明図である。 １……DSP（デイジタル信号処理装置）、２…
…MCU（メモリ制御ユニツト）、４……ホストコ
ンピユータシステム、５……インターフエース回
路、６……マイクロプログラムメモリ、７……係
数メモリ、２０……演算処理部、２１……ALU
（論理演算ユニツト）、２２……乗算器、５１……
１次レジスタ、５２……モードデコーダ、５５…
…データラツチ回路、５６……アドレスラツチ回
路、５７……コントロールデータラツチ回路、５
８……アドレスデコーダ、６５，７５……バイト
選択回路、７７……Ｄ型フリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ 入力デイジタル信号データに対する一連の演
   算処理を連続して行うデイジタル信号処理装置に
   おいて、 デイジタル信号処理手順を指示するマイクロ命
   令が格納されたマイクロプログラムメモリと、 上記マイクロプログラムメモリと共に一つのア
   ドレス空間を構成し、上記入力デイジタル信号デ
   ータに対して上記マイクロ命令による演算を実行
   する際の係数データが格納されると共に、上記マ
   イクロ命令によるデイジタル信号処理動作中に全
   範囲に対してアクセス可能なページを少なくとも
   ２ページ有し、上記一連の演算処理に用いる係数
   を同一ページに存在させた係数メモリと、 上記マイクロ命令のアドレス及びそのマイクロ
   命令による演算を実行する際の係数データのアド
   レスを関連付けて、上記入力デイジタル信号デー
   タに対する一連の演算処理とは無関係な上記マイ
   クロプログラムの特定のマイクロ命令実行に同期
   して発生される信号に応じて、ホストコンピユー
   タシステムから上記マイクロプログラムメモリお
   よび係数メモリデータ転送して書き込みを行う手
   段と、 上記ホストコンピユータシステム側から転送さ
   れるデータ中のページ選択信号をラツチする手段
   と、 上記入力デイジタル信号データに対する一連の
   演算処理とは無関係な上記マイクロプログラムの
   特定のマイクロ命令実行に同期して発生される信
   号に応じて、上記ラツチ手段にラツチされたペー
   ジ選択信号を出力するゲート手段とを有し、 上記ゲート手段から得られたページ選択信号に
   応じて、上記マイクロ命令による演算を実行する
   際の係数データが読み出される係数メモリのペー
   ジの選択を行うことを特徴とするデイジタル信号
   処理装置。