SU1042010A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents

Abstract

1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержаьщй сдвиговый регистр, входы которого соединены с {|1-3)-м  старшими разр дами информационных входоз преобразовател , где п - число разр дов входного кода, двоичнодес тичвилй накапливающий сумматор, выходы которого  вл ютс  йнФорма ционными выходами преобразовател , блок управлени , вход пуска которого  вл етс  входом пуска преобразр --: . вател , а выход окончани  преобразОтвани   вл етс  выходом окончани  ; преобразовани  преобразовател , :счетчик, вход сброса которого сое;динен с выходом Сброса и зане сени  блока управлени  и с входами занесени  сдвигового регистра и c6pot са двоичйо-дес тичиого накапливающего сумматора, блок хранени  эквиг валентов, управл ющий вход которог о соединён с.выходом считывани лбло1с9 у  равлени , выход сдвига и передачи которого соединен со счетным входом счетчика, выходы блока хранени  эквивалентов соединены с информациЬй-.. НЕлми входами двоично-дес тичного накапливаю1цего сумматора, .о т л И-г чающийс  тем, что, с целью повышени  быстродействи  в него введен дешифратор нул , входы которого соединены с первой группой выхо;дов сдвигового регистра, а выход дешифратора нул  соединен с-входом -окончани  преобразовани  блока управлени , выход сдвига и передачи ко-. ;торого соединен с входом сдвига сдвигового регистра и входом передачи двоично-дес тичного накапливающего сумматора, установочные входы которого соединены с младшими разр дами информационных входов преобразовател , втора  группа выходов сдвигового регистра соединена с входами младших разр дов блока хранени  эквивалентов , входы старших разр дов которого соединены с выходами счетчика , вход разрешени  записи двоично-дес тичного накапливающего сумi матора соединен с выходом разрешени  записи блока управлени , первый (Л второй и третий тактовые входы которого  вл ютс  соответственно пвуьым, вторым и третьим тактовыми входами преобразовател . 2. Преобразователь по п.1, о тличающийс  тем, что в нем двоично-дес тичный накапливающий сумматор содержит комбинационный сумматрр ,- регистр, выходной регистр, .группу элеьлентов И, триггер, три эле мента ИЛИ и два элемента И, первые ;входы которых соединены с входом .сброса двоично-дес тичного накапливающего сумматора, с синхровходом .триггера и первым входам первого .Элемента ИЛИ, второй вход .которого соединен с входом передачи двоичнодес тичного накапливающего суммато ,ра и первым входом элементов И груп-, пы, вторые входы которых соединены ic выходами регистра,управл ющий вход которого  вл етс  входом разрешени  записи двоично-дес тичного накапливающего сумматора,установочные входы которого соединены с вторыми входами элементов И и управл ющим входом триггера, выход которого совместно , с выходами выходного регистра  вл ютс  выходакш двоично-дес тичного накгиг

Description

ливающего сумматора, информац онйые входы которого соединены с первыми входами комбинационного сумматора/ выходы которого соединены с информационными входами регистра, а вторые входы комбинационного сумматора соединены с выходами выходного регистра , входы старижх разр дов которого соединены с выходами элементов И группы, кроме первого и второго элементов И группы, выходы которых соединены соответственно с первыми входами второго и третьего элементов ИЛИ, вторые входы которых соединены соотвественно с выходами первого и второго элементов И, выходы второго и третьего элементов ИЛИ соединены соответственно с входами .nejiвого и второго разр дов выходного . регистра, вход разрешени  записи которого соединен с выходом первого элемента ИЛИ.

3. Преобразователь по п.пп.1 и 2, отличающийс  тем, что в нем блок управлени  содержит четыре триггера,четыре элемента И,элемент ИЛИ и элемент задержки, вход которого соединен d выходом первого элемента И,которы  вл етс  выходом окончани  преобразовани  блока управлени  и соединен с R -входами первого и второго триггеров , выходы которых соединены соответственно с первыми входами второго и третьего элементов И, выходы которых соответственно  вл ютс  выходом сдвига и передачи и выходом разрешени  записи блока управлени , выход второго элемента И соединен с первым входом элемента ИЛИ, выход которого  вл етс  выходом считывани  |блока управлени , вход пуска которото соединен с 5- входом третьего триггера , Я-гвход которого соединен с выходом третьего элемента И и S-входом первого триггера, второй вход элемвн-та ИЛИ соединен с выходом четвертого элемента И, выход которого  вл -г етс  выходс 4 сброса и занесени  блока управлени  и соединен с S-входами второго и четвертоготриггеров, первые входы первого, второго и четвертого элементов И  вл ютс  соответственно первым, вторым и третьим тактовыми входами блока управлени , вторые входы первого, второго и чет- вертого элементов И соединены соответственно с выходом четвертого триггера , третьим тактовым входом блока управлени  и выходом третьего триггера , выход элемента задержки соединен с R-входом четвертого триггера, третий вход первого элемента И  вл етс  входом окончани  преобразовани  блока управлени .

Изобретение относитс  к области автоматики и цифровой вычислительной техники и может быть использова но в устройствах, работающих в кода с различными системами счислени . Известен преобразователь кодов, содержащий формирователь признаков поразр дных цифр, параллельные двоично-дес тичные декадные сумматоры, регистр промежуточных сумм, генератор тактовых импульсов, распределитель , формирователь сигналов запнси и выходной регистр l. Недостаток известного устройства состоит Б малом быстродействии. Наиболее близким к предлагаемому по технической сущности и схемному построению  вл етс  преобразователь двоичного кода в двоично-дес тичный , содержащий сдвиговый регистр, двоично-дес тичный накапливающий сумматор, блок управлени , счетчик и блок хранени  эквивалентов 2 . Недрстаток известного преобразовател  состоит в относительно низко быстродействии при преобразовании кодов переменной длины, что св зано с обрае}откой максимального числа ра р дов входного кода (в том числе и незначащиЦ. Цель изобретени  - повьшение быстродействи . Поставленна  цель достигаетс  тем, что в преобразователь двоичного кода в двоично-дес тичный, содержащий сдвиговый регистр, входы которого соединены с (ц -3)-м  старипми разр дами информационных входов преобразовател , где h - число разр 1 дов входного кода, двоично-дес тич .ный накапливающий сумматор, выходы которого  вл ютс  информационными 1ВыхЬдами преобразовател , блок управ лени , вход пуска которого  вл етс  входом пуска преобразовател , а выход окончани  преобразовани   вл етс  выходом окончани  преобразовани  преобразовател , счетчик, вход сброса которого соединен с выходом сброса и занесени  блока управлени  и с входами занесени  сдвигового регистра и сброса двоично-дес тичного накапливающего сумматора, блок хранени  эквивалентов, управл ющий вход которого соединен с выходом считывани  блока управлени , выхоД сдвига И передачи которого соединен со сче ным входом счетчика, выходы блока х нени  эквивалентов соединены с инфо мационными входами двоично-дес тичй го накапливающего сумматора, дополнительно введен дешифратор нул , входы которого соединены с первой группой выхЬдов сдвигового регистра , а выход дешифратора нул  соединен с входом окончани  преобразовани  блока управлени , выход сдвига и передачи которого соединён с входом сдвига сдвигового регистра и вхо дом передачи двоично-дес тичного накапливающего сумматора, установочные входы которого соединены с младшими разр дами информационных BxojtO преобразовател , втора  группа выхо. дов сдвигового регистра соединена с входами младших разр дов блока хранени  эквивалентов, входы старших разр дов которого соединены с выходгмп счетчика, вход разрешени  заг писи двоично-дес тичного накапливающего сумь4атора соединен с выходом разрешени  записи блока управлени , первый, второй и третий тактовые вхо ды которого  вл ютс  соответственно первым, вторьш и Уретъюл тактовш4И входами преобразовател . В преобразователе двоично-дес :тичный накапливак ций сумматор содержит комбинационный сумматор, ре гис, выходной регистр, группу,элементов И, триггер, три элемента ИЛИ и два элемента И, первые входы которых соединены с входом сброса двоично-дес тичного накапливающего сумматора , с синхровходом триггера и: первым входом первого элемента ИЛИ, второй вход которого соединен с входом передачи двоично-дес тичного накапливающего сумматора и первым входом элементов И.групгел, вторые входы которых соединены с выходами регистра , управл ющий вход которого  вл етс  входом разрешени  записи двоично-дес тичного накапливающего сумматора, установочные входы ко торого соединены с вторыми входами элементов И и управл ющш4 входсж. триггера, выход которого совместно с выходами выходного регистра  вл ютс  йосодами двоич но-дес тичногонакапливающего сукохатора, ин1фО1 1ационные входы которого соединены с первыми входами кснмбинационного сумматора , выхЬды которого соединены с информационными входами регистра а вторые входы комбинационного сумматора соединены с выходами выходного регистра, входы старших разр дов хо торого соедииены с выходами элементов И группы, кроме первого и вто рого элементов И группы, выходы кото рых аоединены соответственно с первы ми входами второго и третьего эл&ле  тов ИЛИ, вторые входы которых соединены соответственно с выходами пер вого и второго элементов И, выходы второго и третьего- элементов ИЛИ соединены соответств.енно с входами первого и второго разр дов выходного регистра, вход разрешени  записи которого соединен с выходом первого элем(ента ИЛИ. Блок управлени  содержит четыре триггера, четыре элемента И, элемент ИЛИ и элемент задержки, вход которо- го соединен с выходом первого элемента И, который  вл етс  выходом окончани  преобразовани  блока управлени  и соединен - с R-входами первого и второго триггеров, выходы котор лх соединены соответственно с первыми входами второго и третьего элементов И, выходы которых соответственно  вл ютс  выходом сдвига и передачи и выходом разрешени  записи блока управлени , выход второго элемента И соединен с первым входом элемента ИЛИ, выход которого  вл етс  выходом считывани  блока управлени ,, вход пуска которого соединен с S-входом третьего триггера, R-вход которого соединен с выходом третьего элемента И и 8-входс 1 первого триггера, второй вход элемента ИЛИ соединен с выходом четвертого элемента И, выход которого  вл етс  выходом сброса и занесени  блока управлени  и соединен с S-входами второго и четвертого триггеров, первые входы первого, второго и четвертого эле-ментов И  вл ютс  соответственно первым, вторым и третьим тактовыми входами блока управлени , вторые входы первого, второго и четвертого элементов И соединены соответственно с выходом четвертого триггера, третьим тактовым входом блока управлени  и выходом третьего триггера, выход элемента задержки соединен с R-BXOдом четвертого триггера, третий вход первого элемента И  вл етс  входом окончани  преобразовани  блока управлени . На фиг.1 представлена блок-схема преобразовател J на фиг.2 - структурна  схема двоично-дес тичного накапливающего сумматора{ на фиг.З (структурна  схема блока управлени . в состав преобразовател  (фиг.1) .вход т сдвиговый регистр 1 на П 3 двоичных разр да, двоич но-дес тич-: ный накапливакидий сумматор 2, счетчик 3, блок 4 управлени , дешифратор нул  5 и блок б хранени  эквивалентов . Входы блока 4 управлени  сое-, динены с входом 7 пуска и выходом дешифратора нул  5, а его выхода с выходом 8 конца преобразовани , входами сдвигового регистра 1,i двоично-дес тичного накапливающего сумматора 2 и счетчика 3, а также с i управл ющим входом блока хранени  эквивалентов. Входы старших разр дов

адреса послелнего соединены с выхсГдами к младших разр дов сдвигового регистра 1, а выходы всех П -3 разр дов которого соединены в содами с дешифратора 5, а входы - с п-З старошми кодовыми входами преобразовател , причем три младших кодо-, вых входа последнего подсоединены непосредственно к установочным входам TJsex младших разр дов двоичнодес тичного на-капливающего сумматора 2. При этом П-З стагл1тх.,и три младших кодовых входа образуют 17-разр дные кодовые входы 9 преобразовател , а выходы сумматора 2 - выходы10 преобразовател .

Сдвиговый регистр 1 осуществл ет сдвиг на k разр дов за один такт, дл  чего, например, при k 3 вы- . ход k +1 разр да соединен с входом 1-го разр да, внрсод k 4-.2 разр да - с входом 2-го, выход k +3 разр да с входом 3-го, выходk+4 разр да с входом k +1 и т.д. Счетчик 3 дол-жен обеспечивать двоичивлй счет до величины р -1, где - больше или рав-, Ho.vi -3) /ic (величина цела ), так что объем блока 6 хранени  эквивалентов составл ет : 2 слов юв соответствующей разр дности.

В состав двоично-дес тичного накапливающего сумматора (фиг.2) вх д т последовательно соединенные комбинационный сумматор 11, выходной регистр 12, группа 13 элементов И и выходной регистр 14, а также элемент 15, 16 И, 17-19. ИЛИ и триггер 20. Последний  вл етс  Dr-триггером} пус дл  определенности регистры 12, 14 также используют триггеры этого типа . Входы 21-23 ЯВЛЯ10ТСЯ установочными дл  занесени  1-го, 2-го и 3-го младших разр дов соответственно и подсоединены к D-входу триггера 20 и первым входам элементов 16 и 15 И, причем их вторые входы, первый вход элемента 19 ИЛИ и синхр вход триггера 20 подсоединены к входу 24 сброса. Вход 25 передачи соединен с входами группы 13 элементов И и вторым входом элемента 19 ИЛИ Если максимальное дес тичное число после преобразовани  должно выражатьс  .т двоичными разр дами, то разр дность сумматора 11, регистров 12, 14 и группы 13 элементов И есть m -1, причем выходы регистра 1 и триггера 20 образуют выходы 10 преобразовател , а вторые входы двоично-дес тичного комбинационного сумматора 2  вл ютс  входами 26 двоично-дес тичшэ о накапливающего сумматора 2. При этом выходы двух младших разр дов группы 13 элементов И подсоединены к первым входам элементов 17, 18 ИЛИ соответственно , вторые входы которых подсоединены к выходам элементов 15, 16 И,

а их выходы - к входам двух младших разр дов регистра 14, вход занесени  которого соединен-с выходом элемента 19 ИЛИ {этот вход эанеге ни  соответствует синхровходу триггеров ) . Вход 27 разрешени  записи сложени  подсоединен к входу занесени  регистра 12.

Блок управлени  (фиг.3)састоит из триггеров 28-31 и элементов 32-35 И, элемент. 36 задержки, элемент .37 ИЛИ, Выходы 38-41  вл ютс  соответственно выходом сброса и занесени  выходом разрешени  записи , выходом считывани , выходом сдвига и передачи. Вход 42 окончани  преобразовани  соединен с входом элемента и 35. Входы 43-45  вл ютс  первым, вторым и.третьим тактовыми входами блока управлени .

Рассмотрим подробнее работу предлагаемого преобразовател , например при m -16, И -14 и k 3 (максимальное преобразованное, дес тичное число есть. 9999J. После того, как да входах 9 выставлен преобразуемый : код, .на вход 7 поступит сигнал НачалоЛ преобразовани , по которому триггер 28 установитс  13 I

первый тактовый импульс Т1у постпивший на вход 45, откроет элемент 32 И, так что образующийс  на Выходе последнего импульс по выходу 38 установит в О счетчик 3 /(своим передним фронто, обеспечит занесение в сдвиговый регистр 1 содержимого одиннадцати старших разр дов преобразуемого кода (разр ды 4-14)у и поступит на вход 24 сброса двоичндес тичного накапливающего суммато ра 2.

В результате на выходе элемента 19 ИЛИ (см. фиг.2) образуетс  импульс , который поступает на вход регистра 14 и разрешает занесение в него кода. Так.как группа 13 элементов И , то в 12 старших разр дов регистра 14 занесетс  О, а три младшие разр да преобразуемого кода занесутс  соответственно: третий разр д кода по цепи, вход 23 элемент 15 И элемент 17 ИЛИ второй разр д регистра 14 второй разр д кода по цепи вход 22 - эле .. мент 16 И - элемент liB ИЛИ - перт .вый (младошй) разр д |регистра 14, первый разр д кода по цепи, вход 21 триггер 20

Кроме того, импульс с. выхода элемента 32 И (см.фиг.З) устанавливает в 1 триггеры 29, 31 и через элемент 37 ИЛИ и выход 10 задним фронтом обеспечивает считывани  из блока хранени  6 эквивалентов, на выходе которого выбранный код фиксируетс  до следующего тактового импульса Т1 (см-, фиг.1) . Так как к этому моменту времени содержимое счетчика 3 равно О, а в .трех младаа разр дах сдвитового регистра 1 соде житс  .часть преобразуемого кода (че вертый - шестой разр ды), то на выходе блока 6 выбран код хран щийс  в нем по адресу, представл ющему собой содержимое этих трех разр дов регистра 1. Этот код  вл етс  Двоич но-дес тичным эквивалентом трех раз р дов преобразуемого кода.. Первый тактовый импульс Т2 по вй ходу 44 откроет элемент 33 И .(см, . фиг.З), так что образующийс  на Выходе последнего импульс установит в О триггер 28 и в 1 триггер 30 а также .через выход 39 и вход 27 поступит на вход регистра 12 (см. .фиг.2). Так как на вхоДы комбинацио ного сумматора 11 с момента окончани  тактового импульса Т1 noctyndют код второго и третьего младшихразр;1дов преобразуемого кода из IH&гистра 14 и код эквивсшента из $лрка 6, то .по окончании тактового: импульса Т2 в регистре12 окажетс  их двоично-дес тична  сумма. Самый младший разр д преобразуемо го кода (первый) хранитс  в триггё ре 20 и в njpouecce преобразовани  н измен етс . . При поступлении на вход 45 втОро го тактового импульса Т1 открываетс  элемент 34 И, так что образую-; щийс  на его выходе 41 импульс обес печит сдвиг на три разр да .вправо Гцо переднему фронту), в. сдвиговом регист е 1, занесет 1 в счетчик 3 по своему переднему фронту); и поступит на вход 25 двоично-дес тичного накап ливающего сумматора 2. В результате на выходе элемента 19 ИЛИ образуетс  импульс, который разрешит занесение кода в регистр 14. Так как группа 13 элементов И открыта, то содержимое регистра 12 передастс  в регистр 14, причем оба младших разр да передаютс  по элементам 17, 18 ИЛИ соответственно. Кроме того, импульс с выхода элемента 34 И чере элемент 37 ИЛИ своим задним фронтом обеспечивает считывание из блока 6 хранени  эквивалентов. Так как к этому моменту времени содержимое счетчика 3 равно 1, а в трех млгщших разр дах сдвигового регистра 1 содержитс  седьмой - дев тый разр ды преобразуемого кода, то на выходе блока 6 хранени  эквивалентов выбран код, хран щийс  по адресу,, представл ющему собой сумму двух ко .дов, один из которых есть 1000, а I второй - содержимое трех младших раз р дов регистра 1; При поступлении на вход 44 второго тактового импульса Т2 блок 4 управлени  и двоично-дес тичный накапливающий сумматор 2 работают так же, как указано. Прн поступлении на вход 45 следующего тактового импульса Т1 блоки и узлы преобразовател  работают аналогично предыдущему, причем в этом случае на выход блока 6 хранени  эквивалентов выбран код, хран щийс  по адресу, представл ющему сумму кода 10000 и содержимого трех младших разр дов сдвигового регистра 1, т.е. дес того - двенадцатого разр да преобразуемого кода. По следующему тактовому импульсу Т1 адрес дл  блока б представл ет сумму кода 11000 и нового содержимого трех младших разр дов регистра 1 и т.д. Так продолжаетс  до тех пор, йока после очередного сдвига регистр 1 не окажетс  в нулевом состо нии.Тогда сработает дешифратор 5 и сигнал с его выхода поступит на вход 42 блока управлени . При поступлении на вход 43 тактового импульса Т1 элемент И 35 сработает, импульс с его выхода установит в О триггеры 29, 30 и через элемент 36 задержки установит в О триггер 31.. В результате на выходе элемента 35 И формируетс  сигнал Конец преобразовани , который поступает на выход 8. Его длительность определ етс  величиной задержки элемента 36 (но не более периода тактового импульса Т1). Таким образом, предлагаемое устройство осуществл ет преобразование двоичного кода в двоично-дес тичный за 2р тактов, где р - цела  величина больша  или ра.вна  (h-3)/k , причем п - в данном случае - это разр дность данного преобразуемого кода. Если известному преобразователю требуетс  2 тактов, где 8 есть цела  величина; больша Г или равна ()./и, причем ,- это разр дность максимально большого преобразуемого кода, то в большинстве случаев предлагаемое устройство эаканчи.вает процесс преобразовани  раньше прототипа, так как в подавл ющем большинстве случаев раз р дность преобразуекых кодов меньше максимально допустимой. Если вз ть среднестатистическое распределение кодов, то и тогда имеет место повыиение быстродействи .Так, например,при k 4 и п 21 быстродействие повышаетс  на 4,8%, при It « 20 па 10,6%, приП 19 на 21,3% Л при ,п 18 на 22,7%.

Claims (3)

1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий сдвиговый регистр, входы которого соединены с (й-З)-мя старшими разрядами информационных входов преобразователя, где η - число разрядов входного кода, двоичнодесятичный накапливающий сумматор, выхода которого являются информа^ ционными выходами преобразователя, блок управления, вход пуска которого является входом пуска преобразователя, а выход окончания преобразования является· выходом окончания ; преобразования преобразователя, ⁷ ’ / счетчик, вход сброса которого соединен с выходом сброса и занесенйя блока управления и с входами занесения сдвигового регистра и сброса двоичйо-десятичного накапливающего сумматора, блок хранения эквивалентов, управляющий вход которого соединён с выходом считыванияблоке управления, выход сдвига и передачи которого соединен со счётным входом счетчика, выхода блока хранения эквивалентов соединены с информацией-.. ными входами двоично-десятичного накапливающего сумматора, о т л и- ч а ю щ и й с я тем, что, с целью повышения быстродействия в него введен дешифратор нуля, входа которого соединены с первой группой выходов сдвигового регистра, а выход де шифратора нуля соединен с-входом -окончания преобразования блока управления, выход сдвига и передачи кр;тордгд соединен с входом сдвига сдвигового регистра и входом передачи двоично-десятичного накапливающего сумматора, установочные входа которого соединены с младшими разрядами информационных входов преобразователя, вторая группа выходов сдвигового регистра соединена с входами младших разрядов блока хранения эквивалентов , входа старших разрядов которого соединены с выходами счетчика, вход разрешения записи двоично-десятичного накапливающего сумматора соединен с выходом разрешения § записи блока управления, первый . ~ второй и третий тактовые входа которого являются соответственно • первым, вторым и третьим тактовыМи входами преобразователя.

2. Преобразователь по п.1, о тличающийся тем, что в нем двоично-десятичный накапливающий сумматор содержит комбинационный сумматрр,-регистр, выходной регистр, группу элементов И, триггер, три эле мента ИЛИ и два элемента И, первые ;входа которых соединены с входом .сброса двоично-десятичного накапливающего сумматора, с синхровходом .триггера и первым входом первого ' .Элемента ИЛИ, второй вход которого соединен с входом передачи двоичнодесятичного накапливающего сумматора и первым входом элементов И труп-, пы, вторые входы которых соединены * с выходами регистра,управляющий вход которого является входом разрешения записи двоично-десятичного накапли >· вающего сумматора,установочные входы которого соединены с вторыми входами элементов И и управляющим входом триггера, выход которого совместно , с выходами выходного регистра являются выходами двоично-десятичного накат ливающего сумматора, информационные входы которого соединены с первыми входами комбинационного сумматора, „ выходы которого соединены с информационными входами регистра, а вторые входы комбинационного сумматора соединены с выходами выходного регистра, входы старимх разрядов которого соединены с выходами элементов И группы, кроме первого и второго элементов И группы, выходы которых соединены соответственно с первыми входами второго и третьего элементов ИЛИ, вторые входы которых соединены соотвественно с выходами первого и второго элементов И, выходы второго и третьего элементов ИЛИ соединены соответственно с входами первого и второго разрядов выходного . регистра, вход разрешения записи которого соединен с выходом первого элемента ИЛИ.

3. Преобразователь по п.пп.1 и 2, отличающийся тем, что в нем блок управления содержит четыре триггера,четыре элемента И,элемент ИЛИ и элемент задержки, вход которого соединен d выходом первого элемента И,который является выходом окончания преобразования блока управления и соединен с R -входами первого и второго триггеров, выходы которых соединены соот ветственно с первыми входами второго и третьего элементов И, выходы которых соответственно являются выходом сдвига и передачи и выходом разрешения записи блока управления, выход второго элемента И соединен с первым входом элемента ИЛИ, выход Которого является выходом считывания |блока управления, вход пуска которого соединен с S-входом третьего триггера, R-вход которого соединен с выходом третьего элемента И и S-входом первого триггера, второй вход элемента ИЛИ соединен с выходом четвертого элемента И, выход которого являт ется вых од сми сброса и занесения блока управления и соединен с S-входами второго и четвертого триггеров, первые входы первого, второго и четвертого элементов И являются соответственно первым, вторым и третьим тактовыми входами блока управления, вторые входы первого, второго и четвертого элементов И соединены соответственно с выходом четвертого триггера, третьим тактовым входом блока управления и выходом третьего триггера, выход элемента задержки соединен с R-входом четвертого триггера, третий вход первого элемента И является входом окончания преобразования блока управления.