SU758145A1 - Устройство для вычисления квадратного корня 1 - Google Patents

Description

Изобретение относится к вычислительной технике и может быть применено в цифровых вычислительных машинах и устройствах, построенных на основе больших интегральных схем. 5

Известны устройства для вычисления квадратного корня . Такие устройства построены на основе сумматоров, счетчиков, дешифраторов и других схем вычислительной техники.

В некоторых случаях для ускорения вычислений применяются матричные устройства. Известные устройства являются устройствами параллельного действия, т.е. для вычисления квад- 15 ратного корня необходимо наличие всех цифр операнда.

Однако эти устройства не могуг быть эффективно использованы в контуре управления процессами в реальном20 масштабе времени, когда информация поступает на вход устройства непосредственно с преобразователей аналогкод или цифровых измерительных приборов поразрядного уравновешивания 25 последовательно разряд за разрядом.

В этом случае время, необходимое для получения результатов в известном устройстве

2

где Т, - время необходимое для накопления η цифр операнда;

- время вычисления функции в известном устройстве;

ц - период поступления цифр операнда;

ц - время, необходимое для выполнения одного цикла вычислений (например, сложение и сдвиг при умножении).

Пусть ι₁ = = с, тогда время получения результата в известном устройстве Т = лС+ηί = 2ηί (1)

Наиболее близким техническим решением к изобретению является устройство для вычисления квадратного корня, содержащее сдвигатель, входы которого соединены с прямыми выходами счетчика, сумматор, регистр, выходы которого соединены с первой группой входов сумматора, выходы которого подключены к входам регистра [2^ .

Однако это устройство имеет невысокое быстродействие при работе в реальном масштабе времени при поразрядном вводе операнда. Кроме того, оно также имеет невысокое быстродействие при работе в вычислительной среде. Трудна и его реализация,

3

758145

4

и виде больших интегральных схем, из-за большого числа внешних связей (входов и выходов)

Целью изобретения является повышение быстродействия.

Достигается это тем, что в устройство для вычисления квадратного корря, содержащее сдвигатель, входы которого соединены с прямыми выходами счетчика, сумматор, регистр, выходы которого соединены с первой группой входов сумматора, выходы которого подключены к входам регистра, введены коммутатор, блок формирования дополнительного кода, блок элементов ИЛИ, элементы И, ИЛИ, задержки, выходной регистр, причем инверсные выходы счетчика соединены с входами коьалутатора, первая группа выходов которого подключена к управляющим входам сдвигателя, а его выходы соединены с первой группой входов блока формирования дополнительного кода, вторая группа входов которого подключена к первой группе выходов коммутатора, к второй группе выходов которого подключен первый вход блока элементов ИЛИ, второй вход которого соединен с выходом блока формирования дополнительного кода, а выходы с второй группой входов сумматора, выход знакового разряда которого соединен с первым входом элемента И, второй вход которого соединен с первым управляющим входом устройства и с управляющим входом блока формирования дополнительного кода, а выход - с входами счетчика, выходного регистра, и первым входом элемента ИЛИ, второй и третий входы которого подключены к управляющим входам коммутатора и к информационным входам устройства, второй управляющий вход которого подключен к управляющему входу счетчика, к входу выдачи кода выходного регистра и через элемент задержки к установочному входу выходного регистра, выходы которого являются выходами устройства, выход элемента ИЛИ соединен с управляющим входом регистра и тем, что коммутатор содержит (п+2) элементов ИЛИ-НЕ (где п - разрядность операнда) на (η+3-ί) (где ί = 1,.. п+2) входов каждый, первые входы которых являются входами коммутатора, а все последующие входы 1-го элемента ИЛИ-НЕ соединены с выхо- . дами· (η+2-ί) элементов ИЛИ-НЕ, выходы η элементов ИЛИ-НЕ соединены через элементы И с входами элементов *ИЛИ, причем выход каждого ΐ-го (1 = 1, п) элемента ИЛИ-НЕ соединен с входом (1-1)-го элемента ИЛИ через (2)-2)-й элемент И, второй вход которого соединен с первым управляющим входом коммутатора, и с входом ΐ -го элемента ИЛИ через (2.) -1) -й §лемейт И, второй вход которого

10

соединен с вторым управляющим входом •коммутатора, выходы элементов ИЛИ-НЕ образуют первую группу выходов коммутатора, а выходы элементов ИЛИ и (2п-1)-го элемента И образуют вторую группу выходов коммутатора.

На фиг. 1 представлена структурная схема устройства для вычисления квадратного корня; на фиг. 2 - схема коммутатора.

Устройство содержит счетчик 1, коммутатор 2, сдвигатель 3, блок 4 формирования дополнительного кода, блок элементов ИЛИ 5, сумматор 6, регистр 7, элемент И 8, элемент ИЛИ 9, выходной регистр 10, элемент 11 за15 держки, информационные входы 12, 13 устройства, первый и второй управляющие входы 14, 15 устройства, выходы 16, 17 устройства, группы 18, 19 выходов коммутатора, элементы ИЛИ-НЕ 20 20, элементы И 21, элементы ИЛИ 22, входы 23 коммутатора.

Каждый выход 18ΐ коммутатора 2 подключен к управляющему входу сдвига ¹

25 на (п+3-21) разрядов сдвигателя 3.

При этом, если (п+3-21)>0, сдвиг производится влево, если (π+3-2ί)<0, сдвиг производится вправо (рассматривается случай, когда η - четное).

__ Кроме того, в состав сдвигателя входят (п+3) элементов запрета, прямые входы которых подключены к выходам счетчика 1, а инверсный вход каждого _)-го элемента запрета связан с выходом 18)_-| коммутатора 2

45 - 2, п+2). Код, образованный на

выходах элементов запрета, сдвигается на определенное число разрядов.

В блоке 4 формирования дополнительного кода образуется дополнитель40 ный код числа, составленного из числа с выхода сдвигателя .3 и кода с выходов 18 коммутатора 2 При этом каждый выход 18; (ΐ =1, п/2+1) коммутатора 2 подключен к входу 2;

45 блока 4 формирования дополнительного кода. Выхода 18 коммутатора и соответствующие выходы сдвигателя 3 можно объединить с помощью элементов ИЛИ,

дополнительный код в блоке 4 формирования дополнительного кода можно образовать любым известным методом, например инвертированием кода и прибавлением единицы в младший разряд.

55 в качестве сумматора 6 $гожет

быть использован комбинационный оумматор. Выходной регистр 10 представляет собой трехраэрядный сдвигающий регистр, выхода двух старших раэря40 дов которого связаны с выходами 16 и 17 (старший разряд связан с выходом 16). Регистр 7 может быть построен на триггерах с внутренней задержкой.

Устройство работает в соответст45 вии со следующим алгоритмом:

5

758145

6

1. У' = У;., + хр

Ч! В = ^у"

[}0, то 0$ = СН-, + 2 , выполнить п. 4.

4. У; = У;" - 2^Чн С}^ - 2 ²¹

5. если Г<0, то =1, = ςΰ.

то = 2, = 0«.' + 2',¹

где х-е {0,1,2} - очередная цифра операнда ;

0> - содержимое счетчика

1(частичный результат))

У·, - содержимое регистра

7 в ϊ—м цикле;

- очередная цифра результата;

В начальном состоянии во втором разряде счетчика 1 записана единица, р остальных разрядах - нули. Регистр 7 установлен в нулевое.состояние.

В младшем разряде выходного регистра 10 записана единица, в двух старших разрядах - нули.

Вычисление функции = Ух выполняется в (п+2) циклах, каждый из которых состоит из Четырех тактов.

В первом такте каждого ί-го цикла на входы 1.2 и 13 поступает очередной разряд операнда Х£ (операнд поступает, начиная со старших разрядов). При этом, если единичный сигнал поступит на вход 12, это свидетельствует о том, что очередной разряд операнда X;= 2. Если единичный сигнал поступит на вход 13, то х^ = 1. Если единичный сигнал не поступит ни. на один иэ входов 12 и 13, то Х_х = 0.

В ϊ—м цикле на выходе 18; коммутатора присутствует единица, на остальных выходах 18 - нули. Тогда при поступлении единичного сигнала на вход 13 или вход 12 единичный сигнал появится на выходе коммутатора 2 19* или 19£₊< , ив ΐ-й разряд содержимого регистра 7 прибавляется соответственно 1 или 2, т.е. прибавляется единица в (ϊ- 1)—й разряд. Единичный сигнал с выхода элемента ИЛИ 9 -разрешает прием кода в регистр 7. Прием кода в регистр 7 осуществляется с задержкой и после окончания информа ционного сигнала вновь образрванное число записывается в регистр 7. Во втором такте по управляющему сигналу, поступающему на управляющий вход 14, код с выхода блока образования дополнительного кода· 4 подается на входы сумматора 6. При этом маркерная единица, записанная в счетчике 1, на вход сумматора 6 не передается благодаря элементам зап•рета на входах блока образования дополнительного кода 4.

В результате на выходах сумматора образуется сумма „

уУ =У?-(₂ЧМ р·., + 2 )

Если 0, т.е. в знаковом разряде

сумматора записан нуль, единичный сигнал появляется на выходе элемента И 8,который поступает на вход счетчика 1, через элемент ИЛИ 9 к цепи приема кода регистра 7 и к цепи сдвига выходного регистра 10. По окончании управляющего сигнала, поступающего на вход 14, в младший разряд счетчика 1 прибавляется единица, в регистр 7 записывается значение У·' и производится сдвиг информации в выходном регистре 10. Если У|" < 0, о чем свидетельствует единица в знаковом разряде сумматора 6, единичный сигнал на выходе элемента И 8 не появится и эти действия не производятся. В третьем такте по управляющему сигналу, поступающему также на управляющий вход 14, повторяются операции, производимые во втором такте.

В четвертом такте по управляющему сигналу, поступающему на управляющий вход 15, производится сдвиг информации в счетчике 1 и выдача кода из выходного регистра 10. При этом, если единичный сигнал появится на выходе 16, это свидетельствует о том, что очередной разряд результата = 2. Если единичный сигнал поступит на выход 17, то = 1. Если же единичный сигнал не появится ни на одном из выходов 16 и 17, то = 0. По окончании сигнала, поступившего на управляющий вход 15 через время, определяемое элементом задержки 11 (это время, .необходимое для выдачи результата на выходное устройство) , выходной регистр 10 устанавливается в начальное положение (записывается единица в младшем разряде).

На этом заканчивается один цикл вычислений. В результате выполнения (п+2) циклое на выходах устройства формируется последовательно разряд за разрядом (начиная со старших разрядов) значение (? = \Гх, представленное избыточным двоичным кодом с цифрами 0,1,2 в каждом разряде.

Рассмотрим работу устройства на примере. Пусть необходимо вычислить квадратный корень числа X = 0,01022. Состояния счетчика 1, регистра 7, выходного регистра 10, коды на выходах 18, 19 коммутатора 2, блока 4 образования дополнительного кода и сумматора 6 иллюстрируются в прилагаемой таблице в каждом цикле вычислений. При этом такты некоторых циклов, в которых код на выходе сумматора 6 будет заведомо меньше нуля, в таблице не показаны.

Кроме того, в таблице не показаны первые такты 6 и 7 циклов, в которых X; = 0. В результате выполнения

Ί

758145

8

7 циклов на выходах устройства последовательно образовался код $ =

= 0,201222.

Из рассмотренного примера видно, что требуемое значение функции при поразрядном вводе операнда со старших разрядов в предлагаемом устройст•ве вычислеется за (п+2) циклов. Выше было показано (1), что время, необходимое для получения результата в известном устройстве Т = 2п1, в предложенном - Т’= (п+2)ί.

.В предлагаемом.устройстве результат будет "Получен в_раз быст” ΐη^+ι2)τ

рее, чем в известном устройстве. При

η>72,ψ~~~7^ ¹ , т.е. быстродействие

предлагаемого устройства выше в два раза.

Это позволяет эффективного использовать предлагаемое устройство в контуре управления процесса в реальном масштабе времени, когда период формирования цифр операнда ограничен внешними факторами.

Кроме того, предлагаемое устройство позволит увеличить быстродейст- .· вие при работе в вычислительной среде . Рассмотрим фрагмент вычислительной среды, в котором устройства такого типа (необязательно для вычисления квадратного корня), соединены последовательно. Пусть последовательно соединены "к" устройств, время вычисления функции в каждом из которых » (п+2)1. В этом случае на выходе, например, первого устройства в первом цикле появится первая цифра результата, и второе устройство начинает вычисление, начиная с второго цикла. Тогда время вычисления "к" функций равно Т_б1 = (п+2к)1,

что при к = 10, а η = 40 составляет Т« = 601. Для известного устройства Т = 4001, т.е. в ~ б ,6 раза

предлагаемое устройство позволяет повысить быстродействие при работе в вычислительной среде.

Необходимо заметить, что при увеличении кип эффект от применения предлагаемого устройства будет еще больше. Кроме того, поразрядный ввод . операнда и вывод результата позволяет значительно уменьшить число внешних связей (входов и выходов). При этом их количество не зависит от увеличения разрядности операнда. Это обус ловливает возможность реализации предлагаемого устройства в виде большой интегральной схемы.

9

758145

10

Номер

цикла

Номер

такта

Выходы 18 коммутатора 2

Счетчик 1

Блок образования дополнительного

кода 4

Сумматор С

Регистр 7

Выход»

но·

регистр

10

гГη

Исходное сост. ί 1

2

'0000001 00000010.

ооорооо

-1,1100000

ОООООЮ 00000100

0000000'

0,00000001,1100000

1,1100000

►0000000

2 1

2

3

4

00000101 1,1111000οοοοοίιο X.

4,110100000000110

0,0000000 0,0100000 δ,δϊδδδδδ-ίιρηιοοο

.δοδΐϊδδδ"·

♦ 1,1101000 δ,δδδδδξδ'0100000

►0011000

►0000000

οοι

0000100

010

100

001

-»1,1101110

0001000 00011000

.0,0000000

»1,1101110

ϊ,ϊΐδϊϊϊδ

001

-»1,1110110

0,0000000 0,0010000 δ,δδϊδβδδ·

»1,1110110

♦δίδδδδϊϊδ

►0010000

►0000110

010

00011001 ,111011110010000 00110010

►1,1110111

ϊ,ϊΐϊϊϊδΐ

00!

•1,1111100

►1,1114100ΟΟΙΙΟΌΟ

0100000 01101000

0,0000110 0,0001000 δ,δδδΐϊϊδ

♦

»1,1111100 δ,δδδϊδϊδ

4-1,1111100 δ,δδδδϊϊδ

►0001110

0001010

►0000110

010

100

6 '2

3

	001	2
.0.0000110 »-

►1,1111110

Ί,11111101000000

01101001

01101010

11010100

порт

11010110

-1,1111111

^1,1111111

δ,δδδδϊδδίΊ,ηιηιο δ,δδδδδίδ.0,0000010

►*1,1ШШ δ,δδδδδδϊ

-»1,1111111

δ*δδδδοδο

►οοοοιοο

►οοοοοιο

οοοοοοι

ο,όοοροο

οιο

ιοο

οοι

010

ιοο'

11

758145

12

Claims (2)

Формула изобретения

1. Устройство для вычисления квадратного корня, содержащее сдвигатель, входы которого соединены с прямыми выходами счетчика, сумматор_} регистр, выходы которого соединены с первой группой входов сумматора, выходы которого подключены к входам регистра отличающееся тем, что, с целью повышения быстродействия, в него введены коммутатор, блок формирования дополнительного кода, блок элементов ИЛИ, элементы И,

ИЛИ, задержки, выходной регистр-, причем инверсные выходы сметчика соединены с входами коммутатора, первая группа выходов которого подключена к управляющим входам сдвигателя, выходы которого соединены с первой группой входов блока формирования дополнительного кода, вторая группа входов которого подключена к первой группе выходов коммутатора_? к второй группе выходов которого подключен первый вход блока элементов ИЛИ, второй вход которого соединен· с выходом блока формирования дополнительного кода, а выходы с второй группой входов сумматора, выход знакового разряда которого соединен с первым входом элемента И, второй вход которого соединен с первым’управляющим входом устройства и с управ ляющим входом блока формирования дополнительного кода, а выход - с входа ми счетчика, выходного регистра и первым входом элемента ИЛИ, второй и третий входы которого подключены к управляющим входам коммутатора и к информационным входам устройства, второй управляющий вход которого, подключен к управляющему ./ходу счетчика, 'к входу выдачи кода выходного'регистра и через элемент задержки к установочному входу выходного регистра, выходы которого являются выходами уст ройства, выход элемента ИЛИ соединен' с управляющим входом регистра.

2. Устройство по π. 1., о т л и ч а ю щ е е с я тем, что коммутатор содержит (п+2) элементов ИЛИ-НЕ (где п-разрядность операнда) на (η+3-ϊ) где ΐ = 1... п+2) входов каждый, первые входы которых являются входами коммутатора,’,;, а все последующие входы ΐ-го элемента ИЛИ-НЕ" соединены с выходами (η+2-ί) элементов ИЛИ-НЕ, выходы η элементов ИЛИ-НЕ соединены через элементы И с-входами элементов ИЛИ, причем выход каждого. ΐ-го (ΐ = Т/ ή) элемента ИЛИ-НЕ соединен с входом (1 -1 ) -го ..элемента ИЛИ через (2ΐ-2)-ή элемент И, второй вход которого соединен с. первым управляющим входом коммутатора, и с входом ί-го элемента ИЛИ через (2 ϊ -1 ) —й элемент И, второй'вход' которого соединен с вторым управляющим входом коммутатора, выходы элементов ИЛИ-НЕ образуют первую группу выходов 'коммутатора , а выходы элементов ИЛИ и (2п-1)-го элемента И образуют вторую группу выходов коммутатора.