SU1022155A1 - Устройство дл умножени @ -разр дных чисел - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ п-РАЗРЯДНЫХ ЧИСЕЛ, содержащее регистры множимого и множител , первый и . второй блоки элементов ИЛИ, блок элементов И, накапливающий сумматор, комбинационный сумматор, буферный регистр , причем выходы первого блока элементов ИЛИ соединены соответственно с разр дными входами с третьего по

Description

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  асинхронного типа. Известно устройство дл  умножени  п-разр дных чисел, содержащее регистры множимого и множител , накапливающий сумматор, матрицу элементов И, первый и второй блоки элементов ИЛИ, элементы И и задержки СО . К недостаткам указанного устройства относ тс  относительно низкое быстродействие и использование низкотехнологичных элементов задержки дл  высокоплотной интегральной технологии изготовлени  электронных схем. Наиболее близким по технической .сущности к предлагаемому  вл етс  устройство дл  умножени  п-разр дных чисел, содержащее регистры множимого и множител , первый и второй блоки элементов ИЛИ, блок элементов И, накапливающий сумматор, комбинационный сумматор и буферный регистр, причем выходы первого блока элементов ИЛИ соединены соответственно с разр дным входами с третьего по (2п-2)-й накап ливающего сумматора, выходы комбинационного сумматора соединены соответственно с первыми входами элементов И блока, вторые входы которых объединены и соединены с шиной синхр низации устройства, с входом разреше ни  записи буферного регистра и с управл ющим входом накапливающего сумматора, выходы элементов И блока соединены соответственно с разр дным входами буферного регистра, вход и выход переноса комбинационного сумма тора  вл ютс  соответственно управл ющим входом устройства и выходом индикации окончани  операции умножени  2 3 Недостатком известного устройства  вл етс  его относительно низкое быстродействие. Цель изобретени  - повышение быст родействи  устройства. ,1 Поставленна  цель достигаетс  тем что в устройство дл  умножени  п-раз р дных чисел, содержащее регистры множимого и множител , первый и втор блоки элементов ИЛИ, блок элементов накапливающий сумматор, комбинационный сумматор и буферный регистр,;причем выходы первого блока элементов ИЛИ соединены соответственно с разр  ными входами с третьего по (2п-2)-й накапливающего сумматора, выходы комбинационного сумматора соединены соответственно с первыми входами элементов И блока, вторые входы которых объединены и соединены с шиной синхронизации устройства, с входом разрешени  записи буферного регистра и с управл ющим входом накапливающего сумматора , выходы элементов И (блока соединены соответственно с разЬ дными входами буферного регистра, вход и выход переноса комбинационногЬ сумматора  вл ютс  соответственно управл ющим входом устройства и выходом индикации окончани  операции умножени , введены регистр утроенного , п/2 дешифраторов и п/2 блоков коммутирующих узлов, в каждый из кото|эых вход т п+2) коммутирующих узлов|, причём выходы каждой пары разр дов регистра множител  соединены с первым и вторым входами соответствующего элемента ИЛИ второго блока и первым л вторым входами соответствующего дешифратора, пр мые выходы элементов ИЛИ второго блока соединены соответственно с третьиБлока , инверсми входами элементов ИЛИ второго блоные выходы элементов ка соединены соответств енно с входами первой Труппы комбинаци|энного суммагора , входы второй группы которого соединены соответственна с разр дными выходами буферного региЬтра, первые вторые и третьи информационные входы коммутирующих узлов каждого блока со (здинены соответственно b разр дными выходами регистров множимого и утроенпёрвые и ного множимого, первые и вторые управл ющие входы коммути|эуюЩих узлов каждого блока соединены соответственно с выходами дешифраторов и элементов И блока, выходы первого и ВТОрого коммутирующих узлоз первого блока соединены соответств1гнно с входами первого и второго разр  ов накапливающего сумматора, (п-1)-го и п-го коммутирующих узлов п/2-го блока соединены соответственно с входами (2п-1)-го и 2п-го разр  ов накапливающего сумматора, выходы остальных коммутирующих узлов блоков соединены соотв етственно с входами Элементов ИЛИ первого блока. Каждый коммутирующий узел блока содержит первый, второй I и третий элементы И и элемент ИЛИ, причем первые входы первого, второго и третьего элементов И  вл ютс  соответственно первым , вторым и третьим информационным входами коммутирующего узла, вторые третьи входы первого, второго и третьего элементов И  вл ютс  соответст венно первым и вторым управл ющими входами коммутирующего узла, а выход первого, второго и третьего элементо И соединены с входаьм элемента ИЛИ, выход которого  вл етс  выходом коммутирующего узла. На фиг.1 представлена функциональ на  схема устройства дл  умножени  п-разр дных чисел дл  случа  на фиг.2 г функциональна  схема коммутирующего узла. Устройство содержит восьмиразр дный регистр 1 множимого, восьмиразр дный регистр 2 множител , дес тиразр дный регистр 3 утроенного мно )кимого, шестнадцатиразр дный накапли вающий сумматор 4, первый блок 5 из двенадцати элементов ИЛИ 6, дешифраторы 7; 7i, второй блок из четырех элементов ИЛИ 8j- 8, комбинационный сумматор 9, блок из четырех элементов И 104, четырехразр дный буферный регистр 11|г- 11д, четыре 12. из дес ти коммутирующих узлов 13 каждый, управл ющий вход I выход 15 индикации окончани  операци умножени  и шину 16 синхронизации, причем первые информационные входы первых восьми коммутирующих узлов 13 каждого из блоков 12 соединены с соответствующими разр дными выходами регистра 1 множимого, вторые информационные входы коммутирующих узлов 13 со второго по дев тый каждого из блоков 12 соединены соо ветственно с разр дными выходами регистра 1 множимого, третьи информационные входы коммутирующих узлов 13 с первого по дес тый каждого из блоков 12| -124. соединены соответственно с разр дными выходами регистра 3 утроенного множимого, первые управл ющие входы коммутирующих узлов 13 в каждом из блоков12 -124 объединены и соединены с соответствующими выходами дешифраторов , вторые управл ющие входы коммутиру1Э1дих узлов 13 «в каждом из блоков . объединены и соединены с соответствующими выходами элементов И Oj. блока, выходы первого и второго коммутирующих узлов 13 блока 12 соединены соответственно с первым и вторым разр дными входами накапливакщего сумматора Ц, выходы дев того и дес того коммутирующих узлов 13 блока 12j соединены соответственно с входами 15то и 16-го разр дов накапливающего сумматора Л, остальные выходы коммутирующих узлов 13 блоков 12;f-12 соединены с соответствующими входами элементов ИЛИ 6 первого блока 5, выходы которых соответственно соединены с входами 3 - It-ro разр дов накапливающего сумматора А, выходы каждой пары разр дов регистра 2 множител  соединены с первым и вторым входами соответствующего элемента ИЛИ второго блокаПи первым и вторым входа- ми соответствующего дешифратора инверсные выходы элементов ИЛИ В -84 второго блока соединены соответственно с входами первой группы комбинационного сумматора 9, входы второй группы которого соединены соответственно с разр дными выходами буферного pie гистра llxj- ll., а выходы комбинационного сумматора 9 соединены соот ветственно с первые входами элементов И 104 блока, вторые входы которых объединены и соединены с шиной 16 синхронизации устройства, с входом разрешени  записи буферного регистра П управл ющим входом накапливающего сумматора , третьи входы элементов И lOij- 10 соединены соответственно с пр мыми выходаKW элементов ИЛИ второго блока а выходы элементов И 104 соедине:ны соответственно с разр дными входами буферного регистра 11 -114 ЗД и выход переноса комбинационного сумматора 9  вл ютс  соответственно управл ющим входом I устройства и выходом 15 индикации окончани  операции умножени . Узел 13 коммутации содержит элементы И 17 19 и элемент ИЛИ 20, причем первые входы элементов И 17, 18 и 19  вл ютс  соответственно первым, вторым и третьим информационными входами узла 13 коммутации, вторые и третьи входы элементов И 17-19  вл ютс  соответственно первым и вторым управл ющими входами узла 13 коммутации , а выходы элементов И 17-19 соединены с входами элемента ИЛИ 20, выход которого  вл етс  выходом узла 13 коммутации. Устройство работает следующим образом . В исходном состо нии в регистрах 1 и 2 хран тс  без знаков восьмираз1 р дные соответственно множимое и множитель, в регистре 3 дес тиразр дное утроенное множимое (оно можетБыть предварительно сформировано либо на сумматоре , либо с использованием дополнительной комбина ционной схемы), сумматор 4 и регистры П - 11 обнулены. По значению пар разр дов регистра 2 множител  на выходах дешифраторов 7 7л формируютс  соответствующие управл ющие потенциалы , которые действуют на прот  жении всего времени умножени  Мисел . и настраивают блоки коммутирующих узлов на передачу в накапливающий сумматор Ч через блок 5 элементов ИЛИ 6 одинарного, удвоенного или утроенного значени  множимого. В каждом такте работы устройства производитс  передача одинарного, удвоенного или утроенного значени  множимого в накапливающий сумматор с выходов только одного блока 12 коммутирующих узлов. Выбор этого блока осуществл етс  с помощью управл ющего сигнала, который формируетс  на выходе элемента И 10 в момент прихода сигнала на шину 16 синхронизации устройства . Подготовка и формирование этого управл ющего сигнала производитс  одновременно с суммированием очередного частичного произведени  в накапливающем сумматоре k. На управл ющий вход Ik устройства на прот жении всего времени умножени  подает с  потенциал, соответствующий значению логической единицы, а наличие сигнала на выходе 15 устройства озна чает окончание умножени  чисел. Боле детально работу устройства рассмотри на примере умножени  множимого X на множитель У 10001100. С учетом этого в исходном состо нии дешифратор 1 настраивает блок 12/ на передачу в накапливающий сумматор k утроенного значени  множимого ЗХ, а дешифратор 74. настраивает блок 12 на передачу накапливающий сумматор t удвоенного значени  множимого 2Х, на выходах д шифраторов 12 и 12з управл ющие потенциалы не формируютс . На инверсны выходах элементов ИЛИ 8 8 сформирован код , который  вл етс  первым и неизмен ющимс  слагае:мым дл  сумматора 9. Вторым слагаемым дл сумматора 9 служит код В, хран щийс  в регистре ГЦ- 1Ц. В исходном состо нии код , а в процессе умно жени  он измен етс  от такта к такту 556 i таким образом, что к мдменту окончани  умножени  он равен |инверсному значению кода А. Таким образом, в исходном состо нии на выход4 сумматора 9 с учетом логической , поступающей на управл ющий ход 1 устройства , сформирован код С А+В+0001 0101+0000+0001 0110. В первом такте рабо-/ы устройства при приходе первого синхроимпульса на вход 16 устройства на выходе элемента И 10д формируетс  управл ющий сигнал , который осуществл ет передачу соответствующим образом сдвинутого утроенного множимого с выходов блока 12 коммутирующих узлов 13 в накапливающий сумматор k и служит логической единицей на S-входе синхронного RS-триггера Ид.(запись информации в регистр 11А осуществл етс  по синхроимпульсам, поступающим на вход 1б устройства).Одновременное суммированием в накапливающем сумматоре очередного частичного произведени  вкомбинационном сумматореЭ осуществл етс  суммирование кодовА 0101 сучетом логической единицы на входе устройства, в результате на выходе комбинационного сумматора S формируетс  код суммы е 0101+0010+0001 1000. На втором такте работы устройства на его вход 16 по истечении времени, равного времени суммировани  10-разр дных чисел в накапливающем сумматоре k, поступает второй синхроимпульс . В результате .этого на выходе элемента И 10 формируетс  управл ющий сигнал, который осуществл ет передачу соответствующим образом сдвинутого удвоенного множимого с выходов блока 12 коммутирующих узлов 13 в накапливающий сумматор k и служит логической единицей на S-входе RS-триггера 114. Одновременно с суммированием чисел в накапливающем сумматоре Ц в комбинационном сумматоре 9 производитс  сложение кодов А«0101 и В 1010 с учетом логической единицы на входе 14 устройства, врезультате на выходе 15 устройства формируетс  сигнал, означающий окончание умножений. Таким образом , в рассмотренном случае умножение двух чисел выполнено за два такта, причем длительность такта определ етс  временем суммировани  (п+2)-разр дных чисел в 2|} разр дном накапливающемсумматоре 4, так как суммирование чисел в комбинационном сумматоре 9

может быть организовано более быстро ввиде его меньшей разр дности.

Итак, среднее врем  умножени  двух п-разр дных чисел в предлагаемом устройстве составл ет величину

тогда как среднее врем  умножени  двух п-разр дных чисел В известном устройстве coctaвл er величину

т - «. ср Y Чц V

где п число разр дов перемножаемых чисел;

врем  сумм1ровани  двух празр дных двоичных чисел. , Тогда выигрыш в лстродёйствии составит величину

Tj.p а

cf-YT -г - Г 5Р

Такйм образом , предлагаемое устройство позвол ет сократить врем  умножени  двух п разр дных двоичных чисел примерно в 1,3 раза.

Claims (1)

1. 2. Авторское свидетельство СССР по заявке Ν’ 3321307/18-24, }кл. G Об F 7/52, 23.07.81 (прототип). '(54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ n-РАЗРЯДНЫХ ЧИСЕЛ, содержащее регистры множимого и множителя, первый и , второй блоки элементов ИЛИ, блок элементов И, накапливающий сумматор, комбинационный сумматор, буферный регистр, причем выходы первого блока элементов ИЛИ соединены соответственно с разрядными входами с третьего по (2п-2)-й накапливающего сумматора, выходы комбинационного сумматора соединены соответственно с первыми входами элементов И блока, вторые входы которых объединены и соединены с шиной синхронизации устройства, с входом разрешения записи буферного регистра и с управляющим входом накапливающего сумматора, выходы элементов И блока соединены соответственно с разрядными входами буферного регистра^ а вход и вщ^од переноса комбинационного сумматора являются соответственно управляющим входом устройства и выходом индикации окончания операции •умножения, отличающееся Тем, что* с целью повышения быстро действия, в него введены регистр утроенного множимого, п/2 дешифраторов и п/2 блоков коммутирующих узлов, в каждый из которых входят (п+2|коммутирующих узлов, причем выходы каж- , дой пары разрядов регистра множителя соединены с первым и вторым входами соответствующего элемента ИЛИ второго блока и первым и вторым входами соответствующего дешифратора, прямые выходы элементов ИЛИ второго блока соединены соответственно с третьими входами элементов И блока, инверсные выходы элементов ИЛИ второго блока соединены соответственно с входами первой группы комбинационного сумматора, входы второй группы которого соединены соответственно с разрядными выходами буферного регистра, первые, вторые и третьи информационные входы коммутирующих узлов каждого блока соединены соответственно .с разрядными е выходами регистров множимого й утроен ного множимого , первые и вторые управляющие входы коммутирующих узлов каждого блока соединены соответственно с выходами дешифраторов и элементов И блока* выходы первого и второгб коммутирующих узлов первого блока соединены соответственно с входами .·' первого и второго разрядов накапливающего сумматора,* выходы (л-1)-го и η-го коммутирующих узлов n/2-го блока соединены соответственно с входами (2п-1)-го и 2п-го разрядов накапливающего сумматора, выходы остальных коммутирующих узлов блоков соединены соответственно с входами элементов ИЛИ первого блока.