JP5118234B2 - 移動電話に用いられるｒｏｍに準拠した有限長インパルス応答フィルタ - Google Patents

Description

Ｉ．発明の技術分野
この発明は移動電話、特に符号分割多重接続(CDMA)送信技術を用いたセルラー電話に用いられる有限長インパルス応答(FIR)フィルタに関する。

II．関連技術の説明
図１は可変速度符号分割多重接続(CDMA)送信システムのブロック図を示し、デュアルモード広帯域拡散スペクトラムセルラーシステムのための移動局と基地局との適合標準を定めた通信工業関連の暫定標準TIA/EIA/IS-95-Aに記載されている。送信システム10による送信データは、可変速度データ源12により供給される。実際の例では、この可変速度データ源は米国特許No．5、414、796に詳細に記載されているように、音声信号の可変符号化のために用いられる可変長ボコーダである。この米国特許は本件発明と同じ譲り受け人に譲渡され、その記載内容は本件発明中にも参照のために導入されている。

この例において、可変速度伝送システム10はTIA/EIA IS-95-Aにしたがってデータをフレーム単位で伝送する。可変速度データ源12は、入力された音声のデジタル化されたサンプルを受けて符号化し、図３A−図３Dに示したような符号化音声のパケットを形成する。可変速度データ源12の出力は図3A−図3Dに示された情報ビットである。この例では、可変速度データ源12は４種の速度、9600bps、4800bps、2400bps、1200bpsで伝送するための、可変速度データパケットを出力する。これらの速度を以下の説明では全速度、半速度、１/４速度、１/８速度とする。全速度で符号化された音声サンプルは、172個の情報ビットを含み、半速度で符号化された音声サンプルは80個の情報ビットを含み、１/４速度で符号化された音声サンプルは40個の情報ビットを含み、１/８速度で符号化された音声サンプルは16個の情報ビットを含む。

図１の例において、パケット化器13に供給された可変速度パケットは、巡回冗長検査(CRC)ビットと末尾ビットとを選択的に付加する。図3Aに示されたように、一つのフレームが可変速度データ源12によって全速度で符号化されると、パケット化器13は12個のCRCビットと８個の末尾ビットとを発生させ、付加する。同様に、図3Bに示したように、一つのフレームが可変速度データ源12によって半速度で符号化されると、パケット化器13は８個のCRCビットと８個の末尾ビットとを発生させ、付加される。図3Cに示したように、一つのフレームが１/４速度で符号化されると、パケット化器13は８個の末尾ビットを発生させ、付加させる。図3Dに示したように、一つのフレームが１/８速度で符号化されると、パケット化器13は８個の末尾ビットを発生させ、付加させる。

このパケット化器13からの可変速度パケットは符合器14に供給される。符合器14は可変速度パケットのビットを誤り検出と訂正のために符号化する。この例では、符合器14は１/３符号化率の畳み込み符合器である。畳み込み符号化された記号は繰り返し発生器17に供給される。

この例では、繰り返し発生器17はパケットを受け取る。全速度以下のパケットに対しては、この繰り返し発生器17はパケット中の記号を二重にし、一定のデータ速度を持つパケットを形成する。可変速度パケットが半速度のときは、繰り返し発生器17は２倍の冗長度を用い、各々の記号は出力パケット中で２倍となる。可変速度パケットが１/４速度のときは、繰り返し発生器17は４倍の冗長度を用いる。可変速度パケットが１/８速度のときは、繰り返し発生器17は８倍の冗長度を用いる。

この例では、符号化された記号はCDMA拡散器16に供給される。この拡散器16の実施の形態は米国特許No．5、103、459および4、901307に詳細に説明されており、且つ本件発明の譲り受け人に対して譲渡されており、その記載内容は本件発明中にも参照のために導入されている。この例では、CDMA拡散器16は６個の符号化記号を64ビットのウオルシュ記号にマップ化し、このウオルシュ記号を擬似ランダム雑音(PN)符号にしたがって拡散する。

この例では、繰り返し発生器17はデータパケットを「電力制御グループ」と称されるより小さいサブパケットに分割することにより冗長化を行う。この例では、各々の電力制御グループは６個のウオルシュ記号で構成される。一定速度フレームが個々の電力制御グループを必要回数だけ順次繰り返すことにより発生され、上述のようにしてフレームが形成される。

このパケットは次にデータバーストランダム化装置18に供給され、ここで擬似ランダム処理によってパケットから冗長部が取り除かれる。この処理は1994年8月16日に出願され、本件発明と同じ譲り受け人に譲渡された米国特許出願No.08/291、231に説明されており、本明細書中に参照のために導入される。データバーストランダム化装置18は擬似ランダム選択処理によって伝送すべき電力制御グループの一つを選択し、他の電力制御グループの冗長コピーはゲート処理する。

このようにして、データバーストランダム化装置18からの出力は、ゼロの値を有するゲート処理部とこれによって区分された+1または-1の値を持つ非ゲート処理部である正反対信号データとが交互に繰り返す出力である。図４は伝送信号の一部を示し、この信号は複数の+1と-1との正反対信号部により区分されたゼロ値を有する長いゼロ部とを有する。データバーストランダム化装置18はパケットを拡散器16に供給する。

パケットが拡散器16から有限長インパルス応答(FIR)フィルタ20へ供給される。FIRフィルタの動作は一般に下記の等式１で表される。

Ｎ
ｙ（ｎ）＝Σｈ（ｋ）・ｘ（ｎ−ｋ） （１）
ｋ＝０
この例では、FIRフィルタ20は、図２に示すように４回繰り返しサンプルされた48タップのFIRフィルタである。図２に示すように、各々のサンプルは入力の周期の1/4だけ遅延される。従って、データ列には４倍の冗長度が付加される。

フィルタ処理された信号は、次のデジタル−アナログ変換器22に供給され、アナログ信号に変換される。このアナログ信号は、次に送信機24に供給され、アンテナ26から送信するために更に変換され増幅される。

従来では、FIRフィルタ20はデジタル信号プロセッサまたは特別に設計されたハードウエアにより実現され、等式１の数値の計算を行うようにプログラムされる。しかしながら、携帯式のセルラー電話にとってプロセッサまたは特別なハードウエアを動作させるための電力は許容できない程度に大きい。従って、FIRフィルタを実現するためのもっと効率的な手段が必要である。

発明の要約
FIRフィルタを実現するためのより効率的な方法はROM(読み出し専用メモリ)準拠のルックアップであり、ここでは遅延素子中のデータの値が予め計算された出力値の選択に用いられる。動作は読み出し専用メモリを用いるものとして記載されているが、読み出し専用メモリ素子を用いた実施例に記載された出力を発生させるには、他の組合せ論理素子を用い得ることに注意する必要がある。４回繰り返しサンプルされた48タップのFIRフィルタをルックアップテーブルとして実現するための一つの方法が、48個のタップ位置における0、+1、-1チップのすべての可能な組み合わせをマップ化することである。この方法は３⁴⁸個のROMテーブルを必要とする。４回の繰り返しサンプリング(各々のチップ入力に対して４個のサンプルが出力される)の利点を用いることにより、出力値の決定に12個の値が関与するだけとなり、テーブルは３¹²個の異なる素子を持つテーブルですむようになる利点を持一つが、実際には色々なアプリケーションには適用できない。

ルックアップテーブルのサイズを小さく出来る第１の方法は、ルックアップテーブルを２つの部分に分けることである。12個の値x(n)からx(n−11)を用いて求める出力を見つけるのは、まずx(n)からx(n−5)から部分値を見つけ、次にx(n−6)からx(n−11)までの部分値を見つけることにより可能である。FIRフィルタ動作はリニア動作である。従ってこのフィルタの出力は、この二つの部分値を単に加算するだけで得られる。

実施の形態においてFIRフィルタは対称形である。従って、x(n)からx(n−5)までの部分値を決定するためのフィルタ係数は、x(n−6)からx(n−11)までの部分値を決定するのにも用いることができる。このことにより、ルックアップテーブルの必要な素子数を３⁶まで減らすことができる。

ルックアップテーブルのサイズを小さく出来る第２の方法は、データバーストランダム化装置における動作の結果として”０”がデータ列中に発生する場合が限られているという利点を用いることである。上述したように、データバーストランダム化装置は、オールゼロの部分に挟まれた正反対信号ビット（＋１と−１）を有する信号を形成するように動作する。従って、フィルタへ入力されるデータ列中に”０”があれば、フィルタ中のすべてのビットがゼロであるか或いはゼロの列が入力され、または出力されることになる。正反対信号ビットの値とゼロとの他の組み合わせは不可である。許容できる入力ビットパターンのすべてが以下の表１に示される。

この表１の第１行目は非ゲート処理部の電力制御グループ、即ち正反対信号部の＋1と−1のみからなる電力制御グループの64個のすべての組み合わせを示す。

同じ表１の７行目はオール”０”となるようにマスクされた完全にゲート処理された電力制御グループを与えるための一個の出力を示す。この表の残りの行は、シフトインまたはシフトアウトされるところのゲート処理された電力制御グループを有するチップ列に関連した夫々のチップパターンを示す。

表１を実現するのに必要な入力の合計数は、この表に示された出力の合計によって決定され、わずかに189である。この数値は、ルックアップテーブルがFIRフィルタの直線性もしくはデータバーストランダム化装置によって提供される制約を利用しない場合に必要な３¹²個の入力よりはるかに小さい。

この発明の一実施の形態によれば、ゼロ信号列によって区分された正反対信号
列からなる入力信号をフィルタ処理するためにFIRフィルタ装置が提供される。

このフィルタ装置は、特定の許容される入力デジタル信号列パターンの組み合わせの各々に対するFIRフィルタ出力値を有するルックアップテーブルを記憶する手段と、前記入力デジタル信号列の部分を前記テーブル記憶手段に順次供給して入力列のフィルタ処理結果に対応する出力値を出力する手段とを具備する。入力信号列の形態の結果として、許容される入力パターンの所定の組み合わせは、全てが正反対信号の場合、全てがゼロ信号の場合、最初が正反対信号で末尾がゼロ信号の場合、および最初がゼロ信号で末尾が正反対信号の場合のみである。

特定の実施の形態として、この装置はCDMAプロトコルに従って信号を符号化し、伝送するように構成されたデジタルセルラー電話に使用される。フィルタ応答テーブルを記憶する手段はROMである。フィルタへの入力はROMのアドレスを形成する。従ってROMの出力はその入力に対する部分的なFIRフィルタ応答を提供する。実施の形態において、同相と直交位相のFIR値が記憶される。

実施の形態において、FIRフィルタは４回繰り返してサンプリングされる。データ値がFIRフィルタに入力されると、このデータは第１のタップに供給される。この入力値は、異なる位相係数をもってタップ値に４回にわたって供給される。このデータ値をフィルタの第１のタップに供給することはフィルタ位相に対応することである。実施の形態において、ROMフィルタテーブルは、４個のフィルタ位相のそれぞれに対応する４個のサブテーブルに分割される。FIRフィルタテーブルの出力値は、48個のタップを有する４回繰り返しサンプリングのFIRフィルタに相当するように予め設定される。この際、これらの出力値は、対応するテーブルの４相の出力値を発生させるために用いられた12個の係数値の組の各々と48個の係数値の組とから予め計算される。

実際の実施形態においては、同相と直交位相テーブルのそれぞれの４個のサブテーブルは、一つのテーブルにつき756個の入力に対して189個の入力を記憶する。しかしながら、以下に述べる実施の形態ではテーブルあたりの入力の総計は378個である。このようにテーブルサイズを更に小さくすることはフィルタの直線性に基づいて実現される。さらに他の実施の形態では、テーブルサイズは僅かに128入力に減少させることができる。この発明の原理により更に広い範囲の実施の形態が実現できる。

この発明の特長、目的、効果は図面を参照して以下に述べる詳細な説明から更に明らかになろう。この図面中の同一の参照文字は以下の説明では同一の部分を示している。図において、
図１はこの発明のFIRフィルタを用いたデジタルセルラー電話の送信部のブロック図であり、 図２は48タップの４回繰り返しサンプルのFIRフィルタのブロック図であり、 図３Ａは一実施の形態のフレームフォーマットを示す図であり、 図３Ｂは一実施の形態のフレームフォーマットを示す図であり、 図３Ｃは一実施の形態のフレームフォーマットを示す図であり、 図３Ｄは一実施の形態のフレームフォーマットを示す図であり、 図４は図１のFIRフィルタによってフィルタ処理される、ゼロ部と正反対信号部とを有するデジタル信号の例を示すタイミング図であり、 図５は図１のFIRフィルタの実施の形態の構成を示すブロック図であり、 図６はCDMA伝送技術を用いたデジタルセルラー電話に適用されたこの発明の実施の形態のブロック図である。

発明の詳細な説明

望ましい実施例の詳細な説明
以下図面を参照して個の発明の実施の形態を説明する。以下の実施の形態では装置の構成要素を示すブロック図を参照して説明する。実施の形態に応じて、各々の装置の構成要素またはその部分は、ハードウエア、ソフトウエア、ファームウエア又はこれらの組み合わせの形に形成される。実際のシステムの全体の構成に付いて図示し或いは詳細に説明するために必要な部品までのすべての実施の形態を示しているわけではない。むしろ、この発明を理解するのに必要な構成要素を図示し、説明している。

この発明のFIRフィルタテーブルを以下図５を参照して簡単に説明する。次にこの発明の一実施の形態を図６を参照して説明する。

図５は、図１の伝送システムのフィルタ20として用いられ、或いはこの発明の原理を適用したフィルタに用いられるFIRフィルタROM(読み出し専用メモリ)100を示す。FIRフィルタROM100はそれぞれ特有の許容できる入力パターンに対する単一のFIRフィルタ出力を記憶する。上述したように、この実施の形態では、FIRフィルタは一連のゼロ(0)の値と一連の正反対信号値(＋1と-1)とから構成された信号を処理し、フィルタによって受信された一連の入力値は、全てが正反対信号値(＋1と-l）を持つ信号、すべてゼロ(O)の信号、最初がゼロの値で最後が正反対信号値である信号、または最初が正反対信号値で最後がゼロ値である信号列に限定される。従って、入力信号列の許容される組み合わせの数は、正反対信号値とゼロ値とのすべての組み合わせが許容される場合と比較すると極めて少なくなる。

図６のROM100aの内容の一部が表IIIと表IVとに示される。表中の”＋”は正反対信号値の＋1に対応し，”−”が正反対信号値の-1に対応する。これらの表において、０は０のゲート処理入力値を示す。ROM100aとROM100bとが図５にROM100として詳細に示されている。ROM100aは表IIIと表IVとに示された情報を記憶する。表IIIと表IVは４個のフィルタ位相の最初の位相の出力情報を与える。更に、ROM100aは表IIIと表IVには示されていない残りの３個の位相に必要な情報を記憶する。この残りの３位相に関する完全な情報をROM100aに与えるために、表IIに示された情報から計算する事ができる。同様に、ROM100bに記憶される４位相のすべての値は、表IIに示された情報から計算することができる。

この発明のFIRフィルタは、PNチップ速度の８倍のシステムクロックで動作することに注意する必要がある。

図５において、テーブル中の+1と-1の許容列は入力アドレスまたはタグ値102として示され、対応するFIRフィルタ出力値は参照番号104で示されている。テーブルにおいて非ゲート処理入力列を部分的にまたは完全にゲート処理された入力列と区別するために、別に設けたサブテーブル(図５には示されていない)を用いることができる。このサブテーブルを用いた実施の形態は図６を参照して説明する。

シフトレジスタ106が入力サンプルの列をFIRフィルタR0M100へ順次シフト入力するために用いられる。これにより、入力列に対応する値が、略並列にアドレスタグ値に供給され、対応する出力フィルタ値を決定することができる。FIRフィルタテーブルは入力列のすべての許容される組み合わせを有するので、対応するフィルタ出力値はテーブル中に必ず含まれることになり、読み出すことが可能である。予め計算された出力フィルタ値を読み出すことで、従来のFIRフィルタで直接出力値を計算する方法よりも電力消費量を顕著に減少させることができる。さらに、このフィルタ値は例えば異なるFIRフィルタ係数を得るために容易に変更することができる。

FIRフィルタは列位置に対して１個の出力値を与え、次に１個のサンプル点だけ列位置を進める。従って、出力値は入力信号のサンプル値と同じ周波数で発生される。即ち、もし入力信号が１チップあたり４個のサンプルの割合でサンプリングされると、FIRフィルタの出力信号も同様にフィルタ処理された１チップあたり４個のサンプルの割合となる。一般に、各チップから選択された出力サンプル数を発生させるために、入力信号は所望の周期でサンプリングすることができる。実施の形態によっては、入力信号は１チップあたり２回だけサンプリングされる。

DAC(図1)による処理のためにアナログ状のフィルタ処理チップを与えるために、出力信号に１チップあたり複数のサンプルが得られるように、FIRフィルタROM100は各々の入力列に対して４個の出力値を発生させる。これは、FIRフィルタROM100を４個の別々のテーブルに分割し、フィルタの４個の別々の位相に対応させることにより実現できる。この発明の動作の明確な全体像を与えるために、図５のFIRフィルタROM100は、シフトレジスタ106によってFIRフィルタROM100にシフト入力された入力サンプル値列に対して、１個の出力値を与えるための単一の位相フィルタとして示されている。

サンプル列のチップシーケンスは、マッチングが得られるまでアドレス値の種々のビットシーケンスと照合される。マッチングが得られると、対応するフィルタ出力値が次の処理のために読み出される。従って、入力値の全体の列に対応する一つの値が出力される。入力値の列は、スライド窓により区分される。このスライド窓は入力信号に関して順次変更され、テーブルに対して順次変化する異なる列を供給し、順次変化する異なるフィルタ処理された出力値を形成する。従って、もしこの窓が第１のフィルタ出力値を発生するために、最初にサンプルＮからサンプルＮ＋11までを選択すると、次に窓はサンプルＮ＋１からサンプルＮ＋12までを選択するように移動し、第２の出力値を発生させ、以下同様に動作される。

このようにして、すべての入力信号は順次フィルタ処理され、一つの窓位置あたり一つの出力値を持つ一連の出力値を発生させる。入力列の最初または最後においては、窓は入力列の範囲より広くなり、サンプル値ゼロまたは他のデフォールト値が実際のサンプル値に付加されて、完全な列を形成する。

出力値は、複数ビット構成を用いることにより、デジタル値として所望の精度を与えることができる。例えば、この出力値は、８ビットまたは11ビット等で表示することができる。出力値として必要な精度は、入力信号の特性や１列あたりのサンプル数によって制限される。実施の形態においては、11ビット表示の出力フィルタ値が用いられる。

図６を参照して、図１のシステム中に用いられるFIRフィルタの具体例を説明する。まず最初に、FIRフィルタの動作の概要をフィルタの主要部分を参照して説明する。次にフィルタの内部素子のより詳細な説明を行う。

図６のFIRフィルタは、同相フィルタ要素402と、直交位相フィルタ要素404とに分離されて構成される。夫々の構成要素は、12個の入力チップの列の各々に対して４個の出力値を発生させる。このことにより、夫々の構成要素はいずれも４相のフィルタを構成する。二つに分離されたFIRフィルタROMテーブル100Aa、100bが示されている。夫々が４相の夫々に対応する４個のサブテーブル（分離図示せず）を持っている。これらのテーブルに記憶された出力値は48個の係数値を持つフィルタに相当するように発生され、４個の各相について12個の係数値が用いられる。奇数番目のクロックサイクルでは、入力列の最初の６個のチップがFIRフィルタROMテーブル100a、100bとに供給され、４個の出力値を生じ、夫々の出力値は４相クロック期間の夫々の相に相当する。偶数番目のクロックサイクルでは、残りの６個のチップがFIRフィルタROMテーブル100a、100bとに逆の順序で供給され、他の４個の出力値を生じ、夫々の出力値は同様に４相クロック期間の夫々の相に相当する。従って、２個の出力値が入力列の２クロックサイクル毎にROM100a、100bから発生される。この２個の値は加算されて２クロックサイクル毎に１相分としてFIRフィルタの単一出力値を生じ、出力ライン406上に出力される。

同相(I)フィルタROM100aと直交位相(Q)フィルタROM100bとは僅かに異なる構成を有する。I-フィルタは48個のタップフィルタであって、偶数対称形を有し、出力インパルス応答のピークは係数h(0)からh(47)のうちのh(23)とh(24)との間に来る。更に、h(23)はh(24)と等しい。しかし、Q-フィルタは47個のタップフィルタを持つ奇数対称形であり、出力インパルス応答のピークは係数h(0)からh(46)を持つフィルタのうちの係数h(23)の上に来る。このようにQ-フィルタは47個の係数値を有し、48個の係数値を持たず、I-フィルタのようには４で割り切れない。Q-フィルタにおけるこの違いを計算するために、位相０の出力は11個の係数値の加算値とし、残りの３相の出力値は夫々12個の係数値の加算値とする。

このような例外を扱い、且つ対称形の利点を残すために、Q-フィルタのROM値は中央タップh(23)の値に半分の重みを付けて記憶される。O位相において、Q-フィルタROM100bは、第１アクセスのためのアドレスとして入力チップ5:0、第２アクセスのためのアドレスとして入力チップ6:11を用いる代わりに、第１アクセスのためのアドレスとして入力チップ6:1を用い、第２アクセスのためのアドレスとして入力チップ6:11を用いて読み出される。この結果、半分重み付けされた中央タップ係数値を２回計数することになり、中央係数値はそれ自体の値の分を重み付けされることになる。更に、Q-フィルタROM100bの奇数対称形は更に詳細な追尾を行うために単純なページマッピングを必要とする。即ち、第１相の前半の係数値は第３相の後半の係数値に関して対称となり、この反対の場合も同様となる。

デュアルモード広帯域拡散スペクトラムセルラーシステムのための移動局と基地局との適合標準を定めた通信工業関連の暫定標準TIA/EIA/IS-95-Aに適合する同相と直交位相のフィルタ係数のための係数値は以下の表IIに示されている。

FIRフィルタは下記の等式(2)に示したようにリニアシステムである。

y(-x)=-y(x) (2)
ここで、y(x)は入力ｘが与えられるフィルタの出力である。

同相R0M100aの64個の入力は表IIIに示されている。実施の形態においては、以下の表IIIの半分の入力がROM100に記憶される。これは、“負”入力に対する出力値は対応する“正”入力に対する出力値の符号を反転することで得られるからである。64個の入力は、非ゲート処理の入力チップ列、即ち正反対信号値を有するチップ列にのみ対応する。この表において、非ゲート処理信号の正反対信号値は、+および-の記号で表されている。

表IVは、部分的にゲート処理された、および完全にゲート処理されたチップ列に対する入力を示している。この表において、シフト入力されたゲート処理値は、左の２つの欄に示されている。シフト出力されたゲート処理値は、右の２つの欄に示されている。更に、この表において、“0”はゲート処理された、ゼロの値を示す。表から明らかなように、ゲート処理された値は、そのゲート処理値がFIRフィルタに対してシフト入力されるか或いはシフト出力されるかに応じた先頭値または末尾値である。表における最終入力はオール“0”であり、完全にゲート処理されたチップ列である。表１に戻って、フィルタの最初の６個のタップまたは第２の６個のタップにおける、合計189個の組み合わせが存在する。フィルタから４相分の組み合わせを考えると756個の組み合わせがある。しかしならが、上述したように、この入力数はFIRフィルタの直線性の特徴を考慮に入れると半分にすることができ、“正”の入力値に対する出力値のみを用いるのみで良い。この結果、FIRフィルタROMテーブル100a、100bへの合計の入力数は378に減少させることができる。“+”と“-”とは、フィルタ中で適当な記号によって表すことができる。

表III、表IVに示された出力値は表IIの係数値から導き出される。例えば、入力チップ列の最初の６チップが+1,-1,+1,-1,+1,-1或いは“+-+-+-”であると仮定する。０位相の場合にこれらは、h(0)-h(4)+h(8)-h(12)+h(16)-h(20),即ち、(-12)-(+10)+(17)-(+4)+(-6)-(+44)、即ち-59となり、この値は表・中の"+-+-+-"の入力アドレス構成に対応する値である。ここで、相補入力"-+-+-+"に対する出力は+59となる。従って、入力値の相補関係の２組の値に対して一つの値を記憶するだけでよい。各々の６入力値列の最上位ビットは入力列を反転するか否かを決定するのに用いられる。もし、このMSBが-1であれば、入力アドレスが反転され、出力値が反転される。もし、このMSBが+1であれば、反転操作は不要である。ここでは特に説明していないが、直交位相については別のテーブルが用いられる。

直交位相テーブルに用いられる値は、表IIの直交位相値から導き出すことができる。

以上の特徴の実施の形態を図６を参照して説明する。図６はFIRフィルタ400を示し、同相部402と直交位相部404とを有する。これらの２つの部分からの出力は、その後のアナログ信号への変換、伝送のためにマルチプレクサ408によって単一の出力信号路406上に結合される。全体が+1と-1とで構成された電力制御グループが入力ライン410から受信される。GまたはNGのDBRゲート値がDBRライン412を介して入力される。一つのDBRゲート値が入力電力制御グループの各チップについて受信される。もしゲート値がGであれば、電力制御グループがゲート処理され、対応するチップが０値として処理される。もしDBRゲート値がNGであれば、チップ値はゲート処理されず、その入力値のが０値と+1,-1の値が保持される。

ここで、同相部について説明する。ライン410から受信された入力チップ列は、最初にI-PN、U-PN信号と組み合わされて拡散処理され、得られた拡散信号がシフトレジスタ428を用いてシフト入力される。

このシフトレジスタ412は独立のライン414、416を介して並列の12ビットの出力を出す。ライン414はビット5:0を受け持ち、ライン416はビット6:11を受け持つ。従って、最初の６ビットの順序が反対となっている。これにより、上述のように、フィルタの対称性が利用できる。マルチプレクサ418はライン420から受信した奇数クロック信号の値に応じて下位の６ビットまたは上位の６ビットを選択する。もしクロックが奇数であれば、下位のビットが選択され、偶数であれば上位のビットが選択される。選択されたビットのMSBがライン422上に分離され、一対のXORゲート424、426を制御するのに用いられる。

下位の５ビットは、XORゲート424に直接に供給される。もしMSBが０であれば、他の５ビットが反転されて相補値を形成し、上述の直線性の特徴が利用できるようになる。ゲート処理された５ビットの出力は、DBRゲートアドレスマスクユニット426に供給される。このユニット426は更に入力ライン412に接続された12タップのDBRシフトレジスタ428からのＧビットまたはＮＧビットを受信する。このDBRゲートアドレスマスクはシフトレジスタ428からのGおよびNGのとゲート424から受信した入力チップ信号の対応ビットとのマッチングを行う。このDBRゲートアドレスマスクは更に入力ライン432からフィルタ位相信号を受けて適正な位相を選択する。

図６には特に示していないが、I-FIR ROM100aは４つの位相夫々について４つの別々のテーブル部を有する。DBRゲートアドレスマスクは対応するDBR信号のGとNG値とによりチップ信号の+1,-1の値を夫々の位相についてマッピング処理し、I-FIR ROM100aからの正しい対応フィルタ値を選択するのに適当なアドレスを形成する。アドレスの実際のフォーマットはデータがROMにどのように記憶されているかによって異なる。適当なアドレスが表IVを参照して説明されている。

このように、DBRゲートアドレスマスクによって形成されたアドレスは、ROM100中の一つの入力を正確に識別する。ROM100は378個の入力を有する。個々の入力を正確にアドレス指定するために全体で９個のアドレスビットが用いられる。この９個のアドレスビットはフィルタに入力された６個の３進の値から形成される。

この９ビットアドレスがROMテーブル100に供給され、11ビットを用いてデジタル表示された単一の特定出力値を発生する。この出力値の11ビットは、元のMSBが０の場合には符号反転のために第２のXORゲート426に供給される。その出力値は、入力チップ列の上位６ビットに対応する出力値との組み合わせのためにラッチ428に保持される。次の偶数クロックサイクルの期間内では、上位６ビットが下位６ビットと同様に処理され、第２の出力値が得られる。ラッチ428に保持された第１の出力値は加算ゲート434により第２の出力値と組み合わされ、出力用のデジタル信号が得られる.。このデジタル信号の２つの最下位ビットが打ち切られ、この信号がマルチプレクサ408に供給され、ライン406上にフィルタの直交位相部からの出力値とともに出力される。

即ち、同相部分の動作を簡単に述べると、チップ中の奇数クロックの期間では、４つのフィルタ位相に対応するI-ROM100aから４つの値が出力される。この４つの出力値は、それぞれラッチ432に記憶される。次の偶数クロックの期間では、４相に対応して４つの付加的な値がI-ROM100aから出力される。奇数クロック期間に発生された第１のセットの値が、入力チップ列の下位６ビットに基づいている。第２の４つの値は偶数クロック期間に発生され、入力チップ列の上位６ビットに基づいている。第１、第２の値のペアは加算され、クロック信号ペアに対して４つの出力値の合計が得られる。他の形態として、各々のクロック期間中において、４つの出力値の全てを出力することも可能である。これは例えばI-ROM100aのサイズを２倍にし、下位と上位の出力値をそれぞれ計算する必要をなくすることにより達成できる。

直交位相部の動作は同相部のそれと同様であり、以下の説明は異なる動作の部分のみ行う。この直交位相部は、シフトレジスタ462を含む。このレジスタは３つの分離ライン464,465,466に沿って並列の複数ビットでマルチプレクサ468に出力する。従って、5：0と6：11の入力ビットに対応する単に２つの入力を受ける同相部のマルチプレクサ418とは異なり、マルチプレクサ468は5：0と6：1と6：11に対応する３つの異なる入力を受ける。これは、上記したように、直交位相フィルタの係数がわずかに非対称であることに適応するためである。マルチプレクサ468は奇数クロック信号420とフィルタ位相信号432とに基づいて３本の入力ラインの１本から信号を選択する。第１のフィルタ位相において、奇数クロックの期間内で、ビット6：1が選択され、偶数クロックの期間内で6：11が選択される。他の３つの位相に対して、同相部に関して説明したように、5：0と6：11との間で選択が行われる。

マルチプレクサによって選択された６ビットは、XORゲート474に送られ、そのMSBがライン472を介して送られる。XORゲートはMSBにしたがってこのビットを反転させ、反転ビットをDBRゲートアドレスマスク475に供給される。このマスクは同相部のマスク426と同様に動作する。９ビットアドレスがQ-FIRROM100bに供給され、その出力が第２のXORゲート476を介してラッチ482に供給される。奇数クロックの期間にラッチされた値は、偶数クロックの期間にROM100bから出力された値と組み合わされ、最終出力信号を得て、マルチプレクサ408を介して出力ライン406に伝送する。

他の実施の形態においては、DBRゲート処理出力値及び非ゲート処理出力値をROMテーブル100a、100bに記憶する代わりに、非ゲート処理出力値のみを記憶する。DBRゲート処理入力値に対する出力値は、ROMテーブル100a、100bへの順次の２つのアクセスを加算することにより非ゲート処理入力値に対応する出力値から計算で求める。第１のアクセスは、非ゲート、即ち”非マスク処理”フィルタ入力をアドレスとして用い、第２のアクセスは、第１のアクセスに対して反転されたDBRゲート処理チップを持つ入力を用いる。二つの出力値を加算することで、結果的にDBRゲート処理チップ入力をキャンセルする効果が得られる。加算出力値は値が半分になるようにそのビット位置がシフトされ、２つの出力値の加算の結果不可避的に生じる２倍のスケールになるのをキャンセルする。

この変形実施形態において、個々の半フィルタ出力に対してROM100からの２回の読み出しが必要なため、ROMのワード幅は２つの出力幅だけ必要であり、アクセスされる必要とする出力に対して２倍のビット数となる。２つの位相が並列に加算され、同じFIRフィルタ出力速度が維持される。従って、ROM100はそれ自体以前の実施形態のROMと比べて多少は構成が複雑化される。しかしながら、この変形例のROM100は僅かに128個の非マスク処理値を記憶し、図６のワードと比べ２倍の幅の64ワードに構成され、DBRゲート処理値を含むROM100のサイズの約３分の１となる。

以上述べた説明ではテーブルとして形成されたFIRフィルタの実施の形態である。実施の形態では、フィルタ処理すべき信号の特長を利用してFIRテーブルへの入力数を減少させるIS-95-Aプロトコルに従ったCDMA伝送技術を用いたデジタルセルラー電話を例にとって説明した。

更に、入力シーケンスがオールゼロのときはROM100へのアクセスをしないようにすれば更なる電力の削減ができることが分かる。可変速度データにおいては、このことは、大多数の時間の問題である。

以上に述べた望ましい実施の形態は、当業者にとってこの発明を製造し使用することが可能なものである。これらの実施の形態の種々の変形が当業者にとっては容易であり、ここで定義された総括的な特長は、特に困難な問題もなく他の実施の形態にも適用できるものである。従って、この発明はここに示した実施の形態に限定することなく、ここに開示した原理と新規な特長とに基づいて広く適用が可能である。
以下に、本出願の当初の特許請求の範囲に記載された発明を付記する。
（１） 連続したゼロ信号によって区分された連続した正反対信号により構成された入力信号列をフィルタ処理するために用いられる有限長インパルス応答（ＦＩＲ）フィルタ装置であって、前記フィルタ装置は、
特有の許容できる入力ビット列パターンの所定組の各々に対するＦＩＲフィルタ出力値を含むテーブルを記憶するための手段と、
入力デジタル信号列の部分を前記テーブルを記憶する手段に順次供給してフィルタ処理された入力列に応じた連続する出力値を出力する手段と、
を具備する有限長インパルス応答（ＦＩＲ）フィルタ装置。
（２） 前記許容できる入力パターンの所定組は、先頭の正反対信号に続いて末尾がゼロ信号となる組、先頭のゼロ信号に続いて末尾が正反対信号となる組、全部が正反対信号である組、或いは全部がゼロ信号である組のいずれかのパターンのみを含む、（１）に記載の装置。
（３） 前記テーブルを記憶する手段はＲＯＭを有する、（１）に記載の装置。
（４） 前記テーブルを記憶する手段は対称形ＦＩＲフィルタに対応するフィルタ値を記憶する、（１）に記載の装置。
（５） 前記連続するゼロ値は連続する正反対信号より実質的に長い、（１）に記載の装置。
（６） 連続したゼロ信号によって区分された連続した正反対信号により構成された入力信号列をフィルタ処理するために用いられる有限長インパルス応答（ＦＩＲ）フィルタ装置であって、前記フィルタ装置は、
特有の許容できる入力ビット列パターンの所定組の各々に対するＦＩＲフィルタ出力値を保持するテーブルと、
入力デジタル信号列の部分を順次前記記憶する手段に供給してフィルタ処理された入力列に対応する連続する出力値を出力する手段と、を具備する有限長インパルス応答（ＦＩＲ）フィルタ装置。
（７） 前記許容できる入力パターンの所定組は、先頭の正反対信号に続いて末尾がゼロ信号となる組、先頭のゼロ信号に続いて末尾が正反対信号となる組、全部が正反対信号である組、或いは全部がゼロ信号である組のいずれかのパターンのみを含む、（６）に記載の装置。
（８） 前記テーブルを記憶する手段はＲＯＭを有する、（６）に記載の装置。
（９） 前記テーブルを記憶する手段は対称形ＦＩＲフィルタに対応するフィルタ値を記憶する、（６）に記載の装置。
（１０） 前記連続するゼロ値は連続する正反対信号より実質的に長い、（６）に記載の装置。
（１１） 連続したゼロ信号によって区分された連続した正反対信号により構成された入力信号列をフィルタ処理するための方法であって、前記方法は、
フィルタ処理すべき入力信号列を受信し、
フィルタ処理された入力列に対応する連続する出力値を出力するために、特有の許容できる入力ビット列パターンの所定組の各々に対するＦＩＲフィルタ出力値を保持するテーブルに入力デジタル信号列の部分を順次供給する、
工程を具備する方法。
（１２） 前記連続するゼロ値は連続する正反対信号より実質的に長い、（１１）に記載の方法。
（１３） デジタル信号をアナログ信号に変換する装置であって、前記装置は、
個々のビットで構成されたデジタル信号を受信する手段と、
前記デジタル信号を複数のビットを有する等しい長さのビット列に分割する手段と、
許容できる信号列の一つに対応する有限長インパルス応答フィルタ出力値を示す値を有し、前記ビット列の特有の許容できるビットパターンの所定の組の各々に対応するデジタル値を含むテーブルを記憶する手段と、
入力デジタル信号列の各々をテーブルを記憶する手段に順次供給してビット列中の特有のビットパターンに対応する連続するデジタル値を出力する手段と、を具備する装置。
（１４） 連続するデジタル値をアナログ信号に変換するデジタルアナログ変換手段を具備する、（１３）に記載の装置。
（１５） 前記アナログ信号を伝送する手段を具備する、（１４）に記載の方法。
（１６） 前記伝送する手段は、セルラー電話の伝送ユニットを具備する（１５）に記載の装置。
（１７） 前記デジタル信号は符号分割多重アクセス（ＣＤＭＡ）フォーマットに応じてフォーマット化されている（１３）に記載の装置。
（１８） 前記テーブルを記憶する手段は読み出し専用メモリ（ＲＯＭ）を具備する（１３）に記載の方法。
（１９） 前記伝送手段は、 同相アナログ信号を伝送する手段と、
直交位相アナログ信号を伝送する手段と、を具備する（１４）に記載の装置。
（２０） 前記受信デジタル信号をビット列に分割する手段は、
同相信号に対応するビット列を発生する手段と、
直交位相信号に対応するビット列を発生する手段と、
を具備する（１９）に記載の装置。
（２１） 前記テーブルを記憶する手段は、
許容できる同相のビット列に対応するデジタル値の組を記憶する同相テーブルと、
許容できる直交位相のビット列に対応するデジタル値の組を記憶する直交位相テーブルと、を具備する（２０）に記載の装置。
（２２） デジタル信号列を二重にする手段と、
所定の時間内で二重信号列の一部を選択削除する手段と、
を具備する（１３）に記載の装置。
（２３） 前記二重信号列の各々は電力制御グループを具備する（２２）に記載の装置。
（２４） 前記二重信号列の一部を選択除去する手段はデータバーストランダム化装置を具備する（２２）に記載の装置。
（２５） 前記分割手段は夫々Ｎビットを有するビット列を発生し、テーブルの記憶手段はこのＮビット列の特有の許容できる組み合わせに基づいた値を記憶する、（１３）に記載の装置。
（２６） 前記テーブルの記憶手段に記憶されるデジタル値は、直線性と対称性を持つ許容できるビット列を表す有限長インパルス応答フィルタ出力値を有する、（１３）に記載の装置。
（２７） 集積回路チップに形成されてなる、（１３）請求項１３に記載の装置。
（２８） 前記テーブルの記憶手段は４つのフィルタ位相に対する別々の値を記憶する、（１３）に記載の装置。
（２９） 前記テーブルの記憶手段は４８個の係数値を用いた１２−タップＦＩＲフィルタを示す部分加算値を記憶し、各々のフィルタ位相の各々の値は６個の２進入力信号
と６個の係数値との積の和を示す、（２８）に記載の装置。
（３０） 有限長インパルス応答フィルタを用いてデジタル信号をアナログ信号に変換するための装置であって、
許容できるビット列の組の特定の一つに対応する有限長インパルス応答フィルタ出力値を示す、入力データ列の特定の許容できるビットパターンの所定組の各々に対するデジタル値を有するテーブルとして構成された有限長インパルス応答フィルタを具備する改良装置。
（３１） 前記デジタル信号は符号分割多重アクセス（ＣＤＭＡ）フォーマットに応じてフォーマット化されている（３０）に記載の改良装置。
（３２） 前記テーブルは読み出し専用メモリ（ＲＯＭ）として構成された（３０）に記載の改良装置。
（３３） デジタル信号をアナログ信号に変換する方法であって、
個々のビットで構成されたデジタル信号を受信する工程と、
前記デジタル信号を複数のビットを有する等しい長さのビット列に分割する工程と、
許容できる信号列の一つに対応する有限長インパルス応答フィルタ出力値を示す値を有し、前記ビット列の特有の許容できるビットパターンの所定の組の各々に対応するデジタル値を含むテーブルを記憶する工程と、
ビット列中の特有のビットパターンに対応する連続するデジタル値を出力するために、入力デジタル信号列の各々をテーブルを記憶する手段に順次供給する工程と、
を具備する方法。
（３４） 連続するデジタル値をアナログ信号に変換する工程を具備する（３３）に記載の方法。
（３５） 前記アナログ信号を伝送する工程を具備する（３３）に記載の方法。
（３６） 前記デジタル信号は符号分割多重アクセス（ＣＤＭＡ）フォーマットに応じてフオーマット化されている（３３）に記載の方法。
（３７） デジタル信号列を二重にする工程と、
前記デジタル信号列を順次テーブルに供給する前に、所定の時間内で二重信号
列の一部を選択削除する工程と、を具備する（３３）に記載の方法。
（３８） 前記二重信号列の各々は電力制御グループを具備する（３７）に記載の方法。
（３９） 前記分割工程は夫々Ｎビットを有するビット列を発生し、テーブルの記憶工程はこのＮビット列の特有の許容できる組み合わせに基づいた値を記憶する、（３３）に記載の方法。

Claims (23)

1. 伝送のためにデジタル信号を処理する装置であって、前記装置は
   個々のビットを含むデジタル信号を受信する手段と、
   該デジタル信号の部分を二重にする手段（１７）と、
   ゲート処理された部分によって形成された一連のゼロ値、および該一連のゼロ値によって区分されている一連の正反対値からなる入力信号列を発生するために、所定の期間内で該入力されたデジタル信号の該二重にされた部分のいくつかを選択的にゲート処理する手段（１８）と、そして
   有限長インパルス応答(FIR)フィルタ装置（２０）とを含み、該有限長インパルス応答(FIR)フィルタ装置は、
   前記入力信号列を受信する手段と、
   前記入力信号列をそれぞれが複数のビットを有するさらに分割された列にさらに分割する手段と、なお前記列は等しい長さであり、
   ＦＩＲフィルタ出力値を記憶する手段（１００）と、なお該記憶する手段（１００）は特有の許容できる入力列パターンの各所定の組に関するＦＩＲフィルタ出力値のみを記憶し、許容できる入力列パターンの該組は、最初がゼロ値で最後が正反対値、最初が正反対値で最後がゼロ値、全てが正反対値、または全てがゼロ値のいずれかを有するパターンのみを含み、そして
   該入力信号列から前記さらに分割された列を、該入力列の少なくとも一部についてフィルタ処理された結果に対応する一連の出力値を読み出すために記憶する手段に、連続して適用する手段とを含む
   装置。
2. 該記憶する手段（１００）はＲＯＭを含む、請求項１に記載の装置。
3. 該記憶する手段（１００）は対称形ＦＩＲフィルタに対応するフィルタ値を記憶する、請求項１に記載の装置。
4. 前記受信する手段は受信部を含みそして前記記憶する手段はＦＩＲの前記フィルタ出力値を含むための記憶ユニットを含み、前記連続して適用する手段は入力制御ユニットを含む、前記入力信号列をフィルタするのに使用される請求項１に記載の装置。
5. 前記装置はデジタル信号をアナログ信号に変換するためにさらに用いられ、前記装置は
   一連のデジタルＦＩＲフィルタ値をアナログ信号に変換するためのデジタル−アナログ変換手段（２２）を含む、請求項１に記載の装置。
6. 該アナログ信号を伝送する手段（２４）をさらに含む、請求項５に記載の装置。
7. 該伝送する手段（２４）はセルラー電話の伝送ユニットを含む、請求項６に記載の装置。
8. 該入力デジタル信号列は符号分割多重アクセス（ＣＤＭＡ）フォーマットに従ってフオーマット化されている、請求項５に記載の装置。
9. 該伝送する手段（２４）は、
   同相アナログ信号を伝送する手段と、そして
   直交位相アナログ信号を伝送する手段と、を含む、
   請求項６に記載の装置。
10. 該入力デジタル信号列を受信する手段は、
    同相信号に対応する列を受信する手段と、そして
    直交位相信号に対応する列を受信する手段とを含む、
    請求項９に記載の装置。
11. 該記憶する手段（１００）は、
    許容できる同相列に対応するデジタル値の組を記憶する同相記憶ユニット（１００Ａ）と、そして
    許容できる直交位相列に対応するデジタル値の組を記憶する直交位相記憶ユニット（１００Ｂ）とを含む、
    請求項１０に記載の装置。
12. 該入力デジタル信号列の各二重の部分は電力制御グループを含む、請求項１に記載の装置。
13. 該入力デジタル信号列の該二重にされた部分のいくつかを選択的にゲート処理する手段はデータバーストランダム化装置ＤＢＲを含む、請求項１に記載の装置。
14. 該記憶する手段に記憶された該デジタルＦＩＲフィルタ出力値は、該許容できる入力列パターンの直線性、対称性の有限インパルス表示を表現する、請求項５に記載の装置。
15. 集積回路チップにおいて実行される、請求項５に記載の装置。
16. 前記受信する手段は前記入力デジタル信号列を提供する入力ラインに結合された受信ユニットを含み、
    前記記憶する手段は前記デジタルＦＩＲフィルタ出力値を含むテーブルを記憶する記憶ユニットを含み、
    前記連続して適用する手段は該受信ユニットと該記憶ユニットの間に結合されたシフトレジスタを含み、そして
    前記デジタル−アナログ変換手段は該記憶ユニットに結合されたデジタル−アナログ変換器を含む、
    請求項５に記載の装置。
17. 該記憶ユニットは４つの異なるフィルタ位相に関する異なる値を記憶する、
    請求項５または１６に記載の装置。
18. 該記憶ユニットは４８個の係数値を用いた１２−タップＦＩＲフィルタを示す部分加算値を記憶し、そして各位相の各値は６個の２進入力値と６個の係数値との積の和を示す、請求項５または１７に記載の装置。
19. 伝送のためにデジタル信号を処理する方法であって、該方法は
    個々のビットを含むデジタル信号を受信し、
    該デジタル信号の部分を二重にし、
    ゲート処理された部分によって形成される一連のゼロ値、および該一連の連続するゼロ値によって区分されている一連の正反対値からなる入力信号列を発生するために、所定の期間内で該入力されたデジタル信号の二重にされた部分のいくつかを選択的にゲート処理し、
    フィルタ処理されるゼロ値および正反対の値の列からなる前記入力信号列を受信し、そして
    前記入力信号列を、各々が複数のビットを含むさらに分割された列にさらに分割し、前記列は等しい長さであり、
    該入力列の少なくとも一部についてフィルタされた結果に対応する一連の出力値を出力するために、前記さらに分割された列をＦＩＲフィルタ出力値を含む記憶ユニット（１００）に連続して適用するステップを含み、
    なお、該記憶ユニット（１００）は特有の許容できる入力列パターンの各所定の組に関するＦＩＲフィルタ出力値のみを記憶し、許容できる入力列パターンの該組は、最初がゼロ値で最後が正反対値、最初が正反対値で最後がゼロ値、全てが正反対値、または全てがゼロ値のいずれかのパターンのみを含む、
    方法。
20. デジタル信号をアナログ信号にさらに変換し、前記方法は一連のデジタル値をアナログ信号に変換するステップをさらに含む、請求項１９に記載の方法。
21. 該アナログ信号を伝送するステップをさらに含む、請求項２０に記載の方法。
22. 該受信されたデジタル信号は符号分割多重アクセス（ＣＤＭＡ）フォーマットに従ってフオーマットされる、請求項２０に記載の方法。
23. 該入力デジタル信号列の各二重の部分は電力制御グループを含む、請求項２０に記載の方法。

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