JPS5899028A - 符号変換装置 - Google Patents
符号変換装置Info
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- JPS5899028A JPS5899028A JP19677281A JP19677281A JPS5899028A JP S5899028 A JPS5899028 A JP S5899028A JP 19677281 A JP19677281 A JP 19677281A JP 19677281 A JP19677281 A JP 19677281A JP S5899028 A JPS5899028 A JP S5899028A
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- JP
- Japan
- Prior art keywords
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- bit
- bit code
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- converting
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は符号変換装置、すなわちディジタル信号を伝送
および、または記録する場合に使用される符号変換装置
に関するものである。
および、または記録する場合に使用される符号変換装置
に関するものである。
ディジタル信号を伝送、あるいはディジタルＶＴＲのよ
うなもので記録する際には、直流成分の伝送、あるいは
記録が不可能となるような事態がしばしば発生する。こ
のような直流成分を通さないような場合にもディジタル
信号を伝送、あるいは−己録を可能にするための種々の
方法が考案されている。このうち、ブロック符号化と呼
ばれるものは、ディジタル信号のｎビットの符号Ｎを一
定規則を有するｍビットの符号Ｍに変換して、このｍビ
ットの符号を伝送、あるいはｉ己録するものである。こ
こでｍビットの符号構成規則では、例えば“０＃と′″
１”との数が等しいものを使用することによシｍビット
毎に直流平衡の取れた符号を構成することが可能になる
。しかしながら、ブロック符号化のようにｎビットをｍ
ビットの符号Ｍに変換する方法ではｍビットの符号Ｍに
制約条件があるため、一般には、ｎ（ｍなる関係が成立
する。
うなもので記録する際には、直流成分の伝送、あるいは
記録が不可能となるような事態がしばしば発生する。こ
のような直流成分を通さないような場合にもディジタル
信号を伝送、あるいは−己録を可能にするための種々の
方法が考案されている。このうち、ブロック符号化と呼
ばれるものは、ディジタル信号のｎビットの符号Ｎを一
定規則を有するｍビットの符号Ｍに変換して、このｍビ
ットの符号を伝送、あるいはｉ己録するものである。こ
こでｍビットの符号構成規則では、例えば“０＃と′″
１”との数が等しいものを使用することによシｍビット
毎に直流平衡の取れた符号を構成することが可能になる
。しかしながら、ブロック符号化のようにｎビットをｍ
ビットの符号Ｍに変換する方法ではｍビットの符号Ｍに
制約条件があるため、一般には、ｎ（ｍなる関係が成立
する。
ブロック符号化を実現する装置としては、ＲＯＭなどを
使用して変換することが知られているが、ＲＯＭの人力
、出力ビツト数には制限がある。このため、ｎ、ｍの値
がある程度以上となると、特にｍビットの符号Ｍをｎビ
ットの符号Ｎに変換するために必要なＲＯＭの個数は莫
大になるといった問題を生ずる。
使用して変換することが知られているが、ＲＯＭの人力
、出力ビツト数には制限がある。このため、ｎ、ｍの値
がある程度以上となると、特にｍビットの符号Ｍをｎビ
ットの符号Ｎに変換するために必要なＲＯＭの個数は莫
大になるといった問題を生ずる。
本発明は、比較的多いピッｌのｎビットの符号Ｎをｍビ
ットの符号Ｍに変換する際に、変換装置の構成を簡単に
することを目的とする。
ットの符号Ｍに変換する際に、変換装置の構成を簡単に
することを目的とする。
本発明は上記目的を達成するため、ｎビットの符号とｎ
よシ多いビット数ｍビットの符号との相互変換装置をｍ
ビットで構成できる符号をｔ（整数）分割して得られる
ｔ個の符号パターンのそれぞれに対して、同一符号パタ
ーンに対して、番号ＩＤ１．・・・・・・、ＩＤＪ を
割当て、ＩＤ、、・・・・・・。
よシ多いビット数ｍビットの符号との相互変換装置をｍ
ビットで構成できる符号をｔ（整数）分割して得られる
ｔ個の符号パターンのそれぞれに対して、同一符号パタ
ーンに対して、番号ＩＤ１．・・・・・・、ＩＤＪ を
割当て、ＩＤ、、・・・・・・。
ＩＤＪの総和が符号Ｎの１０進数表示値と一致するよう
に構成したものでらる。
に構成したものでらる。
説明を簡単にするため、４ピツ）（ｎ＝４）の符号Ｎを
６ビツ）（ｍ＝６）の符号Ｍに変換する場合について本
発明による符号の対応を第１図に示す。この例では本発
明におけるｍビットの符号を例えばＣｍ／２）ビット（
〔〕はガウス記号を示す。）、ｍ−（：ｍ／２１ビツト
の符号に２（ｍ＝２）分割する場合に対応する。この例
では、ｍ＝６であるので３ビツトずつの符号に２分割す
る、すなわち２個の符号パターンが構成される。ここで
、便宜上、２分割された一方の符号を上位符号、残りの
符号を下位符号と呼ぶ。つぎに、本発明による（１．ｍ
ｉ挾のテーブルの作成について０と１との数が等しい直
流平衡のとれた場合を例に説明する。
６ビツ）（ｍ＝６）の符号Ｍに変換する場合について本
発明による符号の対応を第１図に示す。この例では本発
明におけるｍビットの符号を例えばＣｍ／２）ビット（
〔〕はガウス記号を示す。）、ｍ−（：ｍ／２１ビツト
の符号に２（ｍ＝２）分割する場合に対応する。この例
では、ｍ＝６であるので３ビツトずつの符号に２分割す
る、すなわち２個の符号パターンが構成される。ここで
、便宜上、２分割された一方の符号を上位符号、残りの
符号を下位符号と呼ぶ。つぎに、本発明による（１．ｍ
ｉ挾のテーブルの作成について０と１との数が等しい直
流平衡のとれた場合を例に説明する。
まず、上位符号には例えば１１”の数の最も多いものを
もってくる。いまはｍ＝ｆｉであるので′１”の数の最
大は３となるため、上位符号は１１１カニ選ばれる。そ
して、上位符号に対して下位符号を定めるが、この場合
には下位符号は０００となる。
もってくる。いまはｍ＝ｆｉであるので′１”の数の最
大は３となるため、上位符号は１１１カニ選ばれる。そ
して、上位符号に対して下位符号を定めるが、この場合
には下位符号は０００となる。
つぎに、先に選んだ上位符号以外で１１”の数の多いも
のを上位符号として選ぶ。この場合には上位符号の候補
としては＠１１０’、″’ １０１ ’ ｔ＠０１１”
の３種類があるが、ここでは一応“１１０ ”を選ぶと
する。この上位符号に対してｍビット内の＠１”の数が
３となるような下位符号を選ぶ。
のを上位符号として選ぶ。この場合には上位符号の候補
としては＠１１０’、″’ １０１ ’ ｔ＠０１１”
の３種類があるが、ここでは一応“１１０ ”を選ぶと
する。この上位符号に対してｍビット内の＠１”の数が
３となるような下位符号を選ぶ。
この下位符号としては′００１”、′０１０”。
＠１００”の３種類を選ぶことが可能であり、上位符号
″″１１０＃に対しては３種類の下位符号との組合せが
可能である。つぎに上位符号“１０１“に対しても、下
位符号１００１”、”０１０”。
″″１１０＃に対しては３種類の下位符号との組合せが
可能である。つぎに上位符号“１０１“に対しても、下
位符号１００１”、”０１０”。
”１００”との組合せが可能である妙；、下位符号との
組合せのｊ直番は先に行なった下位符号と同じ順番の組
合せとする。以下、同様にして、ｎビットの符号の個数
２’ ｔでの対応づけを行ない変換テーブルを完成する
。
組合せのｊ直番は先に行なった下位符号と同じ順番の組
合せとする。以下、同様にして、ｎビットの符号の個数
２’ ｔでの対応づけを行ない変換テーブルを完成する
。
つぎに、上位符号、下位符号に対して番号づけを行なう
。下位符号の番号ＩＤｔは、下位符号に含まれる１１”
の数が等しいものについては、変換テーブルの順番に上
から０．１，２．・・・・・・という番号が割り当てら
れる。例えば′００１”。
。下位符号の番号ＩＤｔは、下位符号に含まれる１１”
の数が等しいものについては、変換テーブルの順番に上
から０．１，２．・・・・・・という番号が割り当てら
れる。例えば′００１”。
′０１０”、′″１００”という下位符号ではこの場合
″′００１”はＩＤ、＝Ｏ，＠０１０”はＩＩｈ＝１．
＠１００”はＩＤｍ＝２となる。一方、上位符号の番
号ＩＤｔはＩＤ、とＩＤｔ との和めｉｎビットの符号
ＮｔｌＯ進表示したときの値に一致するように定める。
″′００１”はＩＤ、＝Ｏ，＠０１０”はＩＩｈ＝１．
＠１００”はＩＤｍ＝２となる。一方、上位符号の番
号ＩＤｔはＩＤ、とＩＤｔ との和めｉｎビットの符号
ＮｔｌＯ進表示したときの値に一致するように定める。
したがって、上位符号ＺＸ″″１１０”のものはＩＤ、
＝１．”１０１”のものはＩＤｍ＝４．・・・・・・と
なるような番号が割り当てられる。
＝１．”１０１”のものはＩＤｍ＝４．・・・・・・と
なるような番号が割り当てられる。
したがって、本発明による符号変換では、ｍビット内の
上位符号、下位符号に割り当てられた番号ＩＤ、、ＩＤ
、に対し、ＩＤ、 とＩＤ、 とを和を１０進表示した
ものは、ｎビットの符号Ｎの１０進表示と１対１との対
応関係を有する性質をもつようにｎ −ｍ ：＆換を行
なう。したがって、ｍビットからｎビットの変換は、上
位符号、下位符号に割り当てられている番号ＩＤ、、Ｉ
Ｄｔが判明すればこの番号を加算することによってｎビ
ットの符号Ｎへの変換が可能になる。このため、本発明
におけるｍ−ｎ１ｐは上位符号とＩＤ１、下位符号とＩ
Ｄ、との対応をＲＯＭに記憶させておき、このＲＯＭの
出力を加算することにより実現することが可能である。
上位符号、下位符号に割り当てられた番号ＩＤ、、ＩＤ
、に対し、ＩＤ、 とＩＤ、 とを和を１０進表示した
ものは、ｎビットの符号Ｎの１０進表示と１対１との対
応関係を有する性質をもつようにｎ −ｍ ：＆換を行
なう。したがって、ｍビットからｎビットの変換は、上
位符号、下位符号に割り当てられている番号ＩＤ、、Ｉ
Ｄｔが判明すればこの番号を加算することによってｎビ
ットの符号Ｎへの変換が可能になる。このため、本発明
におけるｍ−ｎ１ｐは上位符号とＩＤ１、下位符号とＩ
Ｄ、との対応をＲＯＭに記憶させておき、このＲＯＭの
出力を加算することにより実現することが可能である。
この上位符号、下位符号とＩＤ、あるいはＩＤ、の対応
に便用するＲＯＭの入力は高々Ｃｍ／２）、 ｍ−Ｃｍ
／２）ビットと約半分のビット数でよく、ｍが大きくな
ってもＲＯＭの入力制限の影響をうけずに少ない個数の
ＲＯＭにより実現が可能である。なお、この説明ではｍ
ビットの符号は直流平衡の取れたもので説明したが、一
般にｍビットの符号は重み一定符号（ｍピット内の１の
故が一定のもの）であればよい。さらに一般的にいえば
、上位符号、下位符号に刷り当てられる番号ＩＤ、、Ｉ
Ｄ、が同一パターンの符号に対してただ１種類の番号を
割り当てることができ、かつ、ＩＤ、とＩＤ、との和が
全て異なるものであれば本発明を適用できる。また、ｍ
ビットの分割も上部の事項が満足される範囲であれば２
分割に限定されない、すなわち、を分割に対し、ＩＤ、
、ＩＤ、、・・・・・・、ＩＤ、 の和が全て異なり
、かつ各ＩＤ、が同一パターンに対してただ１捕類の番
号の割り当てが可能であればよい。
に便用するＲＯＭの入力は高々Ｃｍ／２）、 ｍ−Ｃｍ
／２）ビットと約半分のビット数でよく、ｍが大きくな
ってもＲＯＭの入力制限の影響をうけずに少ない個数の
ＲＯＭにより実現が可能である。なお、この説明ではｍ
ビットの符号は直流平衡の取れたもので説明したが、一
般にｍビットの符号は重み一定符号（ｍピット内の１の
故が一定のもの）であればよい。さらに一般的にいえば
、上位符号、下位符号に刷り当てられる番号ＩＤ、、Ｉ
Ｄ、が同一パターンの符号に対してただ１種類の番号を
割り当てることができ、かつ、ＩＤ、とＩＤ、との和が
全て異なるものであれば本発明を適用できる。また、ｍ
ビットの分割も上部の事項が満足される範囲であれば２
分割に限定されない、すなわち、を分割に対し、ＩＤ、
、ＩＤ、、・・・・・・、ＩＤ、 の和が全て異なり
、かつ各ＩＤ、が同一パターンに対してただ１捕類の番
号の割り当てが可能であればよい。
以下、本発明を実施例を参照して詳細に説明する。
第２図は、本発明による符号変換装置の第１の実施例の
構成を示す図である。ｎビットの符号Ｎを符号Ｍに変換
するときは（ａ）図のようにｎ −ｍ変換回路ｌによ、
？ｍビットの符号Ｍに変換される。
構成を示す図である。ｎビットの符号Ｎを符号Ｍに変換
するときは（ａ）図のようにｎ −ｍ変換回路ｌによ、
？ｍビットの符号Ｍに変換される。
この際ｎ −ｍ変換テーブルは前述の規則にしたがって
作成されていることは言うまでもない。また、ｎ−ｍ変
換回路１は例えばＲＯＭなどで構成できる。一方、ｍビ
ットの符号Ｍを符号Ｎに変換するときは（ｂ）図のよう
にすなわち、符号ＮをＲＯＭの借地とし、その借地に符
号Ｍが記憶されている、分割回路２により、上位符号と
下位符号とに分離される。そして、アドレス変換回路３
，４において、上位符号に対応した例えば２進表示のＩ
Ｄ、、下位符号に対応した例えば２進表示のＩＤ、に変
換される。そして、加算回路５でＩ−Ｄ、とＩＤ。
作成されていることは言うまでもない。また、ｎ−ｍ変
換回路１は例えばＲＯＭなどで構成できる。一方、ｍビ
ットの符号Ｍを符号Ｎに変換するときは（ｂ）図のよう
にすなわち、符号ＮをＲＯＭの借地とし、その借地に符
号Ｍが記憶されている、分割回路２により、上位符号と
下位符号とに分離される。そして、アドレス変換回路３
，４において、上位符号に対応した例えば２進表示のＩ
Ｄ、、下位符号に対応した例えば２進表示のＩＤ、に変
換される。そして、加算回路５でＩ−Ｄ、とＩＤ。
との加算が行なわれ、加算結果が求めるｎビットの符号
Ｎに対応する。ここで、アドレス変換回路３．４は例え
ばＲＯＭなどで構成される。
Ｎに対応する。ここで、アドレス変換回路３．４は例え
ばＲＯＭなどで構成される。
第３図は、本発明による符号変換装置の第２の実施例の
構成を示す。この実施例は、ｎ−ｍ変換テーブルがすで
に与えられているとき、すなわちｎビットの符号Ｎ′か
らｍビットの符号Ｍへの変換が定められている場合のｍ
−ｎ変換に本発明を適用したものである。ｍ −ｎ
ｆ換においては２棟類の変換ｍ−ｎ変換、およびｎ −
ｎ変換を行なう。
構成を示す。この実施例は、ｎ−ｍ変換テーブルがすで
に与えられているとき、すなわちｎビットの符号Ｎ′か
らｍビットの符号Ｍへの変換が定められている場合のｍ
−ｎ変換に本発明を適用したものである。ｍ −ｎ
ｆ換においては２棟類の変換ｍ−ｎ変換、およびｎ −
ｎ変換を行なう。
ここで、ｍ−ｎｚ換はｍビットの符号をｎビットの符号
Ｎに変換するもので一般にはＮＵＮ’でおる。この変換
テーブルは本発明にしたがって作成されたものを使用す
る。すなわちｎビットの符号Ｎとｍビットの符号Ｍとの
対応は本発明に述べた対応を取る一方ｎ −ｎ変換はｎ
ビットの符号Ｎに対しｍビットの符号が本来割シ当てら
れていた符号Ｎ′に変換するものである。この操作によ
りｍビットの符号Ｍとｎビットの符号Ｎ′との変換が出
来る。次に本実施例の動作を説明する。ｍビットの符号
は分割回路６で上位符号、下位符号に分離され、アドレ
ス変換回路７．８により上位符号に対応したＩＤ、、下
位符号に対応したＩＤ、に変換される。そして、加算回
路９によりＩＤ１とＩＤ、とが加算されてｎビットの符
号Ｎが求められる。この符号Ｎはｎ −ｎ変換回路１０
により同じｎビットの符号Ｎ′に変換され、ｍ−ｎ１換
が実行できる。
Ｎに変換するもので一般にはＮＵＮ’でおる。この変換
テーブルは本発明にしたがって作成されたものを使用す
る。すなわちｎビットの符号Ｎとｍビットの符号Ｍとの
対応は本発明に述べた対応を取る一方ｎ −ｎ変換はｎ
ビットの符号Ｎに対しｍビットの符号が本来割シ当てら
れていた符号Ｎ′に変換するものである。この操作によ
りｍビットの符号Ｍとｎビットの符号Ｎ′との変換が出
来る。次に本実施例の動作を説明する。ｍビットの符号
は分割回路６で上位符号、下位符号に分離され、アドレ
ス変換回路７．８により上位符号に対応したＩＤ、、下
位符号に対応したＩＤ、に変換される。そして、加算回
路９によりＩＤ１とＩＤ、とが加算されてｎビットの符
号Ｎが求められる。この符号Ｎはｎ −ｎ変換回路１０
により同じｎビットの符号Ｎ′に変換され、ｍ−ｎ１換
が実行できる。
以上、述べたように、本発明によればｎ −ｍ変換、ｍ
−ｎ変換が簡単な装置より実現ｉＴ能となり得られる効
果は大きい。また、ｎ−ｍ変換テーブルが既に与えられ
ている場合でも、ｍ−ｎ変換に本発明の手法を利用して
簡単に実現可能である。
−ｎ変換が簡単な装置より実現ｉＴ能となり得られる効
果は大きい。また、ｎ−ｍ変換テーブルが既に与えられ
ている場合でも、ｍ−ｎ変換に本発明の手法を利用して
簡単に実現可能である。
なお、ｍピットの符号において、上位符号と下位符号に
分割する方法としては、本文で説明したような左右の分
割のほかにも、偶数番目と奇数番目とで分割するなど棟
々のものが可能である。
分割する方法としては、本文で説明したような左右の分
割のほかにも、偶数番目と奇数番目とで分割するなど棟
々のものが可能である。
また、符号信号を伝送、あるいは記録する場合において
符号誤りが発生する場合がある。このような符号誤りを
検出するには、本発明を適用し例えばｍビットの符号の
規則性を利用して、この規則性にはずれたものを誤υと
することなどによシ検出できることは言うまでもない。
符号誤りが発生する場合がある。このような符号誤りを
検出するには、本発明を適用し例えばｍビットの符号の
規則性を利用して、この規則性にはずれたものを誤υと
することなどによシ検出できることは言うまでもない。
第１図は本発明の原理説明のためのｎ −ｍ変換テーブ
ルの例、第２図、第３図は本発明による符号変換装置の
実施例の構成を示す。 ｘ−ｎ−ｍｆｘ回ｇ、２．６・・・分割回路、３，４゜
７．８・・・アドレス変換回路、５，９・・・加算回路
、１０・・・ｎ −ｎ変換回路。 代理人 弁理士 薄日１ 特開昭５８−９９０２８（４） 第 １ 図 ７１ ｌ０Ｕｄｔ、％ ’
しシト Ｉ Ｄ ＋ ｒ Ｄｔ Ｉ
Ｄ＋”Ｉｆ）ｚｏｏｌｏ ２ １１０’０／’
０ ／ ／ ２Ｑ／ＩＩ ７ ０１
ハθ０／ ７ ０ ７１０ＯＱ δ θ
／１０１０ ７ ／ ５１００１ ’ｉ
θ／ｌ’／Ｄｏ ’７ ２ ’１１７、 １５ｏ
ｌｏ：ｎｏ ／３ ２ｔｓ［９１ビ／） ｍ（ｐｌ
ビ、） （１４引守号）（下４幻１号２ 第 ２ （￥Ｉｌ （αン （ｂ） Ｖ］３ 図
ルの例、第２図、第３図は本発明による符号変換装置の
実施例の構成を示す。 ｘ−ｎ−ｍｆｘ回ｇ、２．６・・・分割回路、３，４゜
７．８・・・アドレス変換回路、５，９・・・加算回路
、１０・・・ｎ −ｎ変換回路。 代理人 弁理士 薄日１ 特開昭５８−９９０２８（４） 第 １ 図 ７１ ｌ０Ｕｄｔ、％ ’
しシト Ｉ Ｄ ＋ ｒ Ｄｔ Ｉ
Ｄ＋”Ｉｆ）ｚｏｏｌｏ ２ １１０’０／’
０ ／ ／ ２Ｑ／ＩＩ ７ ０１
ハθ０／ ７ ０ ７１０ＯＱ δ θ
／１０１０ ７ ／ ５１００１ ’ｉ
θ／ｌ’／Ｄｏ ’７ ２ ’１１７、 １５ｏ
ｌｏ：ｎｏ ／３ ２ｔｓ［９１ビ／） ｍ（ｐｌ
ビ、） （１４引守号）（下４幻１号２ 第 ２ （￥Ｉｌ （αン （ｂ） Ｖ］３ 図
Claims (1)
- 【特許請求の範囲】 １、 ｎビットの符号Ｎとｎより大なるｍビットの符
号Ｍとの変換装置において、上記装置は符号Ｎ（又はＭ
）の入力端子とｍビットの符号Ｍをｔ分割して得られる
ｔ１１６１の符号パターンに対して同一符号パターンに
重複することなく、番号ＩＤ、、・・・・・・、ＩＤｊ
を割り当て、ＩＤ、、・・・ＩＤ、の総和がｎビットの
符号Ｎの１０進表示値と一致するように変換する手段と
、符号Ｍ（又はＮ）の出力端とを具備してなることを特
徴としてなる符号変換装置。 ２ 第１項記載の装置′において、上記変換する手段は
上記ｍビットの符号Ｍをｔ分割したｔ個の符号パターン
の番号ＩＤ、、・・・・・・、ＩＤ、を求める手段、Ｉ
Ｄ、、・・・・・・、ＩＤ、の総和を求める手段を有し
、上記総和を２進表示したものよｐｎビットの符号Ｎを
求める手段とを具備してなる符号変換装置。 ３、第１項記載の装置において変換する手段は、上記ｎ
ビットの符号Ｎ、！：ｎビットの符号と同一ビット数の
符号Ｎ′との変換手段を有し、上記ｍビットの符号Ｍよ
りｎビットの符号Ｎへの変換の後、ｎビットの符号Ｎと
ｎビットの符号Ｎ′の変換を行なうことによｐ ｍ −
ｎ変換を求める手段とを具備してなることを特徴とする
符号変換装置。 ４、第１項記載の装置において、上記変換する手段が）
’ＬＯＭで構成されたことを特徴とする符号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19677281A JPS5899028A (ja) | 1981-12-09 | 1981-12-09 | 符号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19677281A JPS5899028A (ja) | 1981-12-09 | 1981-12-09 | 符号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5899028A true JPS5899028A (ja) | 1983-06-13 |
Family
ID=16363366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19677281A Pending JPS5899028A (ja) | 1981-12-09 | 1981-12-09 | 符号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899028A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041847A (ja) * | 1983-08-18 | 1985-03-05 | Matsushita Electric Ind Co Ltd | Ｅｆｍ復調方法 |
| JPS60201744A (ja) * | 1984-03-26 | 1985-10-12 | Canon Inc | デ−タ処理方式 |
| JPS63229921A (ja) * | 1987-03-19 | 1988-09-26 | Matsushita Electric Ind Co Ltd | 符号変換装置 |
| JPS6449427A (en) * | 1987-08-20 | 1989-02-23 | Matsushita Electric Ind Co Ltd | Code converter |
-
1981
- 1981-12-09 JP JP19677281A patent/JPS5899028A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041847A (ja) * | 1983-08-18 | 1985-03-05 | Matsushita Electric Ind Co Ltd | Ｅｆｍ復調方法 |
| JPS60201744A (ja) * | 1984-03-26 | 1985-10-12 | Canon Inc | デ−タ処理方式 |
| JPS63229921A (ja) * | 1987-03-19 | 1988-09-26 | Matsushita Electric Ind Co Ltd | 符号変換装置 |
| JPS6449427A (en) * | 1987-08-20 | 1989-02-23 | Matsushita Electric Ind Co Ltd | Code converter |
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