JPS5860857A - 符号変換方式 - Google Patents
符号変換方式Info
- Publication number
- JPS5860857A JPS5860857A JP15940181A JP15940181A JPS5860857A JP S5860857 A JPS5860857 A JP S5860857A JP 15940181 A JP15940181 A JP 15940181A JP 15940181 A JP15940181 A JP 15940181A JP S5860857 A JPS5860857 A JP S5860857A
- Authority
- JP
- Japan
- Prior art keywords
- code
- digits
- circuit
- binary
- ternary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
- H04L25/4925—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は符号変換方式に関し、例えばデータ伝送システ
ム等に使用される４Ｂ３Ｔ符号等を発生するための符号
変換方式に関する。
ム等に使用される４Ｂ３Ｔ符号等を発生するための符号
変換方式に関する。
最近、データ伝送システム等において伝送符号の基本く
り返し周波数を低下させることＫよりて各中継局間の距
離すなわち中継スパンを嶌長するため例えば４ Ｂ ３
Ｔ（４Ｂｉｎａｒｙ ３ Ｔ＠ｒｎａｒｙ）符号が使
用されている６ ４Ｂ３Ｔ符号は第１図に示すように４
ビツトの２値符号（４Ｂ）をｉ単位としてヒれを３デ、
イジツト（桁）の３値符号（３Ｔ）におきかえ九もので
ＴｏＤ、基本くり返し周波数かもとの２値符号の３７４
に低下する。このように、一般に！ｌ、Ｎ、１１におよ
びｙを２以上の整数としｎ（ｍ。
り返し周波数を低下させることＫよりて各中継局間の距
離すなわち中継スパンを嶌長するため例えば４ Ｂ ３
Ｔ（４Ｂｉｎａｒｙ ３ Ｔ＠ｒｎａｒｙ）符号が使
用されている６ ４Ｂ３Ｔ符号は第１図に示すように４
ビツトの２値符号（４Ｂ）をｉ単位としてヒれを３デ、
イジツト（桁）の３値符号（３Ｔ）におきかえ九もので
ＴｏＤ、基本くり返し周波数かもとの２値符号の３７４
に低下する。このように、一般に！ｌ、Ｎ、１１におよ
びｙを２以上の整数としｎ（ｍ。
Ｎ）Ｍとするとき、ｈ値符号のＮディジットをｍ値符号
のＭｆダットにおきかえることにより基本くり返し周波
数を低下させることができる。
のＭｆダットにおきかえることにより基本くり返し周波
数を低下させることができる。
従来、このような符号変換を行なう場合に社第２図のよ
うに電値符号のＮｆ４ジットご七にすなわち１単位ごと
にｍ値符号に順次変換していた。
うに電値符号のＮｆ４ジットご七にすなわち１単位ごと
にｍ値符号に順次変換していた。
例えば、４Ｂ３Ｔ符号の場合は２値の４♂、トごとに対
応する３値の３ディジット符号に変換していた。
応する３値の３ディジット符号に変換していた。
第３図は、このような４Ｂ３Ｔ符号を発生するための従
来形の装置を示す、同図の装置はブリ、ｆ・フシラグ１
１，１２，１３．１４およびラッチ回路ｔ５，１６，１
７，１８からなるＪｍ列変換回路ｌＯ、リードオンリー
・メモリ（ｌｆｆ１ ） ２１および積分器２２尋から
なる４Ｂ３Ｔ符号変換部２０１ ゛アンドｒ−）３
１，３２．３−３，３４ｔ３ｇ、３６およびオアｆｆ−
）３７．３８からなる並直列変換回路３０．２値−３値
変換回路４０．４分周回路５０．３てい倍回路６０およ
び３進すンダ丈ウンタ７０を具備する。
来形の装置を示す、同図の装置はブリ、ｆ・フシラグ１
１，１２，１３．１４およびラッチ回路ｔ５，１６，１
７，１８からなるＪｍ列変換回路ｌＯ、リードオンリー
・メモリ（ｌｆｆ１ ） ２１および積分器２２尋から
なる４Ｂ３Ｔ符号変換部２０１ ゛アンドｒ−）３
１，３２．３−３，３４ｔ３ｇ、３６およびオアｆｆ−
）３７．３８からなる並直列変換回路３０．２値−３値
変換回路４０．４分周回路５０．３てい倍回路６０およ
び３進すンダ丈ウンタ７０を具備する。
第３図の装置の動作を第４図の波形図を用いて説明する
。２値入力信号ａは真直列変換回路１０に入力され、ク
ロックΔルスｂＫよって順次アリ、グ・７０ツ７”ｌｌ
、１２，１３．１４に１ピツトずつシフトされる。これ
ら各アリ、ｆ・フロ。
。２値入力信号ａは真直列変換回路１０に入力され、ク
ロックΔルスｂＫよって順次アリ、グ・７０ツ７”ｌｌ
、１２，１３．１４に１ピツトずつシフトされる。これ
ら各アリ、ｆ・フロ。
７”ｌｌ、１２，１３，１４にセットされた情報唸４ビ
、トごとに、４分周回路５０からの４分周クロ、りｄの
例えば立上り時点で、２．チ回路１Ｂ。
、トごとに、４分周回路５０からの４分周クロ、りｄの
例えば立上り時点で、２．チ回路１Ｂ。
１６ ｔ １７ ｐ ｌ ８に同時に入力され並列形式
に変換される。この並列形式の４ビ、ト２値符号は４Ｂ
３Ｔ符号変換部２０のリードオンリー・メモリ２１に入
力され、該４ビツト２値符号に対応する３桁（ディジッ
ト）の３値情箸に変換されるが、該リードオンリー・メ
モリ２１は該３値情報の各桁を２ビ、トの２値′符号ｆ
ｌ ｅｆ４、ｒ＊ ｅｆｌおよびｆ、、ｆ、によっ
て表わし、並列形式で出力する０例えば３桁の３値符号
が（＋ １ ｅ Ｏ＊−１）である場合状（ｆｔ ＊
１４ ）−（ｌｓＯ）＋（ｆｌ 、ｆｇ ）”’（Ｏｐ
Ｏ）ｙ（’ｓ ＊ｆ・）＝（０，１）のように出力さ
れ、る、このようにして出力され友並列３桁（各桁は２
ビツトの２値符号からなる）の符号ｆｌ 、ｆ４、ｆ
ｌ ＊ｆｌ１１’３ｐｆ＠は並直列変換回路３０の各ア
ンドｒ−）に入力されるが、これら各アイドグートには
各桁に対応して３相のクロ、りｇｉ ｐｌｒ！ ｙ
ｆｌが印加されており、これらのクロ、りによってオア
？−）３７および３８から各桁に対応する２ピ、ト２値
符号が直列形式で順次出力されて２値−３億変換回路４
０に入力される。ここで３相クロ、りｇｌ。
に変換される。この並列形式の４ビ、ト２値符号は４Ｂ
３Ｔ符号変換部２０のリードオンリー・メモリ２１に入
力され、該４ビツト２値符号に対応する３桁（ディジッ
ト）の３値情箸に変換されるが、該リードオンリー・メ
モリ２１は該３値情報の各桁を２ビ、トの２値′符号ｆ
ｌ ｅｆ４、ｒ＊ ｅｆｌおよびｆ、、ｆ、によっ
て表わし、並列形式で出力する０例えば３桁の３値符号
が（＋ １ ｅ Ｏ＊−１）である場合状（ｆｔ ＊
１４ ）−（ｌｓＯ）＋（ｆｌ 、ｆｇ ）”’（Ｏｐ
Ｏ）ｙ（’ｓ ＊ｆ・）＝（０，１）のように出力さ
れ、る、このようにして出力され友並列３桁（各桁は２
ビツトの２値符号からなる）の符号ｆｌ 、ｆ４、ｆ
ｌ ＊ｆｌ１１’３ｐｆ＠は並直列変換回路３０の各ア
ンドｒ−）に入力されるが、これら各アイドグートには
各桁に対応して３相のクロ、りｇｉ ｐｌｒ！ ｙ
ｆｌが印加されており、これらのクロ、りによってオア
？−）３７および３８から各桁に対応する２ピ、ト２値
符号が直列形式で順次出力されて２値−３億変換回路４
０に入力される。ここで３相クロ、りｇｌ。
ｇｌ ２ｇｌは４分周クロ、りｄｌ ３てい倍回路６
０で３てい倍し九クロ、りをリングカウンタ７０によっ
て３分周して作られる。２値−３値変換回路４０紘オア
ゲート３７および３８から順次入力される２ビツト２値
符号を対応する３値符号ｊに変換する。この場合、２値
−３値変換回路４０は入力クロ、りｂの３／４の周波数
を有する３てい倍回路６０からの前記クロ、りによって
制御される。
０で３てい倍し九クロ、りをリングカウンタ７０によっ
て３分周して作られる。２値−３値変換回路４０紘オア
ゲート３７および３８から順次入力される２ビツト２値
符号を対応する３値符号ｊに変換する。この場合、２値
−３値変換回路４０は入力クロ、りｂの３／４の周波数
を有する３てい倍回路６０からの前記クロ、りによって
制御される。
なお、符号変換部２０内に設けられた積分回路２２捻出
力３値符号に直流分が生じないように符号変換を行なう
丸めに、リードオンリー・メモリ２１の出力信号の直流
分を検出するものである。
力３値符号に直流分が生じないように符号変換を行なう
丸めに、リードオンリー・メモリ２１の出力信号の直流
分を検出するものである。
ところで前述の４Ｂ３Ｔ符号変換装置においては、入力
２値符号の基本くり返し周波数が高い、例えばｌ Ｑ
Ｑ Ｍｌｉｚ 、の場合には符号変換部２０に用いられ
ているリードオンリー・メモリにも極めて高速のもの（
２５ＭＥＩｍ）が要求されるため、ハードウェアの価格
が該リードオンリー・メモリのためにきわめて高くなる
とともに信頼性が低下するという不都合があった。
２値符号の基本くり返し周波数が高い、例えばｌ Ｑ
Ｑ Ｍｌｉｚ 、の場合には符号変換部２０に用いられ
ているリードオンリー・メモリにも極めて高速のもの（
２５ＭＥＩｍ）が要求されるため、ハードウェアの価格
が該リードオンリー・メモリのためにきわめて高くなる
とともに信頼性が低下するという不都合があった。
本発明の目的は、前述の従来形における問題点にかんが
み、Ｎディジットのｎ値符号をＭディジ、トのｍ値符号
に変換する符号変換方式において、複数単位（Ｎ−ｘデ
ィジ、ト、ｘは２以上の整数）ずつ符号変換を行なうと
いう構想にもとづき、符号変換部に高速動作の部品を使
用する必要をなくし、符号変換装置のハードウェアの価
格を低下させかつ信頼性を向上させることにある。
み、Ｎディジットのｎ値符号をＭディジ、トのｍ値符号
に変換する符号変換方式において、複数単位（Ｎ−ｘデ
ィジ、ト、ｘは２以上の整数）ずつ符号変換を行なうと
いう構想にもとづき、符号変換部に高速動作の部品を使
用する必要をなくし、符号変換装置のハードウェアの価
格を低下させかつ信頼性を向上させることにある。
本発明は、ｎ、Ｎ、ｍおよびＭを２以上の整数とすると
きｎ値符号のＮディジ、トをｍ値符号のＭディジ、トに
変換する符号変換方式において、Ｘを２以上の整数とし
て該電値符号のＮ−Ｉディジ、トを該ｍ値符号のＭ−ｘ
ディジ、トに同時に変換を行なうことをｗｅとする。
きｎ値符号のＮディジ、トをｍ値符号のＭディジ、トに
変換する符号変換方式において、Ｘを２以上の整数とし
て該電値符号のＮ−Ｉディジ、トを該ｍ値符号のＭ−ｘ
ディジ、トに同時に変換を行なうことをｗｅとする。
以下図面を用いて本発明の詳細な説明する。
本発明においては、電値符号を８桁ごとにＭ桁のｍ値符
号に変換する代りに、第５図に示すように１鳳値符号を
Ｎ−１桁ごとに、すなわちＸ単位ごとに、Ｍ−１桁のｍ
値符号に同時変換する。ここでＸは２以上の整数である
０例えば、４Ｂ３Ｔ符号の場合は２値符号を８桁ごとに
、すなわち２単位ごとにまとめて６桁の３値符号に変換
（８Ｂ６Ｔ符号変換）する。
号に変換する代りに、第５図に示すように１鳳値符号を
Ｎ−１桁ごとに、すなわちＸ単位ごとに、Ｍ−１桁のｍ
値符号に同時変換する。ここでＸは２以上の整数である
０例えば、４Ｂ３Ｔ符号の場合は２値符号を８桁ごとに
、すなわち２単位ごとにまとめて６桁の３値符号に変換
（８Ｂ６Ｔ符号変換）する。
第６図は、本発明の符号変換方式を実施するための装置
の１例としての４Ｂ３Ｔ符号を８Ｂ６Ｔ符号変換により
発生する装置を示す、同図の符号変換装置は８個の直列
接続されたフリ、グ・フｃｉｙ ７’群および８個の２
．子回路を有する８ビ、トの直並列変換回路ｌゲ、リー
ドオンリー・メモリおよび積分器を有する８Ｂ６Ｔ符号
変換部２０’、１２個のアンドｆ−）および２個のオア
ｒ−）からなる並直列変換回路３０’、２値−３値変換
回路４０゜８分周回路５５．６てい倍回路６５およｔｏ
進リすグカウンタ７５を具備する。直並列変換回路１０
’および並直列変換回路３０′唸それぞれ第３図の従来
形における直並列変換回路ｌＯおよび並直列変換回路３
０と同様の構成になっており、同時に取う符号の桁数が
異なるのみである。また、８Ｂ６Ｔ符号変換部２ｑは並
列８ビツトすなわち４Ｂ３Ｔ符号２単位分に相当する２
値符号を入力して各桁が２ピツトの２値符号で表わされ
る６桁の３値情報を出力するリードオンリー・メモリ等
を有するが、該リードオンリー・メモリとしては第３図
の従来形におけるリードオンリー・メモリよりも大容量
のものを必要とするが動作速−は１／２のものでよい。
の１例としての４Ｂ３Ｔ符号を８Ｂ６Ｔ符号変換により
発生する装置を示す、同図の符号変換装置は８個の直列
接続されたフリ、グ・フｃｉｙ ７’群および８個の２
．子回路を有する８ビ、トの直並列変換回路ｌゲ、リー
ドオンリー・メモリおよび積分器を有する８Ｂ６Ｔ符号
変換部２０’、１２個のアンドｆ−）および２個のオア
ｒ−）からなる並直列変換回路３０’、２値−３値変換
回路４０゜８分周回路５５．６てい倍回路６５およｔｏ
進リすグカウンタ７５を具備する。直並列変換回路１０
’および並直列変換回路３０′唸それぞれ第３図の従来
形における直並列変換回路ｌＯおよび並直列変換回路３
０と同様の構成になっており、同時に取う符号の桁数が
異なるのみである。また、８Ｂ６Ｔ符号変換部２ｑは並
列８ビツトすなわち４Ｂ３Ｔ符号２単位分に相当する２
値符号を入力して各桁が２ピツトの２値符号で表わされ
る６桁の３値情報を出力するリードオンリー・メモリ等
を有するが、該リードオンリー・メモリとしては第３図
の従来形におけるリードオンリー・メモリよりも大容量
のものを必要とするが動作速−は１／２のものでよい。
第７図の波形図を用いて第６図の符号変換装置回路１０
’に入力され、クロ、クノルスｂおよび皺りロックΔル
スｂを８分周回路５５によって分周した８分周クロ、り
ｌの制御により８ビツトの並列符号−′１ 、ｅ′！、
・・・、・′−に変換される。この８ビット並列符号ｅ
′１．・′雪 、・・・、・′虐は８１１６Ｔ符号変換
部２０’に入力されて各桁が２ピ、トの２値符号で表わ
される６桁の３値情報ｆ’ｌ ｅ ｆ／、、ｆ′雪
ｏｆ’ｌ−１・・・、ｆ／、 ＃ ｆ／１雪が出力さ
れ並直列変１換回路３０’に入力される。並直列変換回
路３０’には６相のクロ、り「′１ 、〆雪 、・・・
、１６が加印されており、これらのクロ、りＫよりて各
桁に対応する２ピ、ト２値符号が順次直列形式で出力さ
れ２値−３値変換閏路４０に入力される。ここで、“１
６相りＨｙりＩ’Ｓ ｅ ｇ／、 ｔ ”−＊〆・
は８分周クロ、りｄ′を６てい倍回路６５で６てい倍し
九クロ。
’に入力され、クロ、クノルスｂおよび皺りロックΔル
スｂを８分周回路５５によって分周した８分周クロ、り
ｌの制御により８ビツトの並列符号−′１ 、ｅ′！、
・・・、・′−に変換される。この８ビット並列符号ｅ
′１．・′雪 、・・・、・′虐は８１１６Ｔ符号変換
部２０’に入力されて各桁が２ピ、トの２値符号で表わ
される６桁の３値情報ｆ’ｌ ｅ ｆ／、、ｆ′雪
ｏｆ’ｌ−１・・・、ｆ／、 ＃ ｆ／１雪が出力さ
れ並直列変１換回路３０’に入力される。並直列変換回
路３０’には６相のクロ、り「′１ 、〆雪 、・・・
、１６が加印されており、これらのクロ、りＫよりて各
桁に対応する２ピ、ト２値符号が順次直列形式で出力さ
れ２値−３値変換閏路４０に入力される。ここで、“１
６相りＨｙりＩ’Ｓ ｅ ｇ／、 ｔ ”−＊〆・
は８分周クロ、りｄ′を６てい倍回路６５で６てい倍し
九クロ。
りをリンダカクンタ７５で６分周して作られる。
２値−ｊ値変換回路４０は順次入力される２ピ。
鼾の２億符号を対応する３値符号ｊに変換する。
ツこの場合、２値−３億変換回路４０は入力クロックｂ
の６／８すなわち３／４の周波数を有する。
の６／８すなわち３／４の周波数を有する。
６てい倍回路６５からの前記クロ、りによりて制御され
る。このようにして得られる３値符号ｊは第３図に示す
従来形の符号変換装置によって得られるものと同じであ
る。
る。このようにして得られる３値符号ｊは第３図に示す
従来形の符号変換装置によって得られるものと同じであ
る。
このように、本発明によれば４８３Ｔ符号等の符号を発
生する場合に複数単位ずつ符号変換を行なうから、符号
変換部に用いるリードオンリー・メモリ等に低速のもの
を使用することができるからハードウェアの価格を低下
させることができるとともに、符号変換における信頼性
を向上させることができる。特に、入力符号の基本くり
返し周波数が高い場合（例えば１００旨程度の場合）は
、リードオンリー・メモリ等の価格は急激に上昇しかつ
信頼性が必ずしも良好であるとは限らないので、本発明
によって得られる効果は極めて大きい。
生する場合に複数単位ずつ符号変換を行なうから、符号
変換部に用いるリードオンリー・メモリ等に低速のもの
を使用することができるからハードウェアの価格を低下
させることができるとともに、符号変換における信頼性
を向上させることができる。特に、入力符号の基本くり
返し周波数が高い場合（例えば１００旨程度の場合）は
、リードオンリー・メモリ等の価格は急激に上昇しかつ
信頼性が必ずしも良好であるとは限らないので、本発明
によって得られる効果は極めて大きい。
第１図は、４８３Ｔ符号を説明するための波形図、第２
図は、従来形の符号変換方式を説明するための説明図、 第３図は、従来形の符号変換方式を実施するための装置
を示すｆｒｓ、り回路図、 第４図は、第３図の装置の動作を説明するための波形図
、 第５図は、本発明の符号変換方式を説明するための説明
図、 第６図は、本発明の符号変換方式を実施するための装置
の１例を示すプロ、り回路図、第７図は、第６図の装置
の動作を説明するための波形図である。 ｌｏ、１Ｃｆ−・・直並列変換回路、１１．１２゜１３
．１４・・・７リツグ・フロッグ、１５，１６゜１７＊
１Ｂ・ｓ−９，子回路、２０．２０’−・・符号変換部
、２１・・・リードオンリー・メモリ、２２−積分器、
３０．３０’・・・並直列変換回路、３１，３２゜３３
．３４，３５，３６・・・アンド・ｆ−）、３７゜３８
・・・オア・ｒ−）、４０・・・２値−３値変換回路、
５０・・・４分周回路、５５・・・８分周回路、６０・
・・３てい倍回路、６５−・・６てい倍回路、７０−・
３進リングカウンタ、７５・・・６進リングカウンタ。 第４図 第５図 Ｎ−Ｘ桁 Ｍ−Ｘｒ（’ｉ 第６図
図は、従来形の符号変換方式を説明するための説明図、 第３図は、従来形の符号変換方式を実施するための装置
を示すｆｒｓ、り回路図、 第４図は、第３図の装置の動作を説明するための波形図
、 第５図は、本発明の符号変換方式を説明するための説明
図、 第６図は、本発明の符号変換方式を実施するための装置
の１例を示すプロ、り回路図、第７図は、第６図の装置
の動作を説明するための波形図である。 ｌｏ、１Ｃｆ−・・直並列変換回路、１１．１２゜１３
．１４・・・７リツグ・フロッグ、１５，１６゜１７＊
１Ｂ・ｓ−９，子回路、２０．２０’−・・符号変換部
、２１・・・リードオンリー・メモリ、２２−積分器、
３０．３０’・・・並直列変換回路、３１，３２゜３３
．３４，３５，３６・・・アンド・ｆ−）、３７゜３８
・・・オア・ｒ−）、４０・・・２値−３値変換回路、
５０・・・４分周回路、５５・・・８分周回路、６０・
・・３てい倍回路、６５−・・６てい倍回路、７０−・
３進リングカウンタ、７５・・・６進リングカウンタ。 第４図 第５図 Ｎ−Ｘ桁 Ｍ−Ｘｒ（’ｉ 第６図
Claims (1)
- １、ｎ、Ｎ、ｍおよびＭを２以上の整数とするとき電値
符号のＮディジットをｍ値符号のＭディジ、トに変換す
る符号変換方式において、Ｘを２以上の整数として該ｎ
値符号のＮ−ｘディジ、トを＃ｍ値符号のＭ−ｘディジ
、トに同時に変換を行なうことを特徴とする符号変換方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15940181A JPS5860857A (ja) | 1981-10-08 | 1981-10-08 | 符号変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15940181A JPS5860857A (ja) | 1981-10-08 | 1981-10-08 | 符号変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860857A true JPS5860857A (ja) | 1983-04-11 |
Family
ID=15692961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15940181A Pending JPS5860857A (ja) | 1981-10-08 | 1981-10-08 | 符号変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860857A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0761040A1 (en) * | 1994-05-25 | 1997-03-12 | 3Com Corporation | Method and apparatus for implementing a type 8b6t encoder and decoder |
| US7787526B2 (en) | 2005-07-12 | 2010-08-31 | Mcgee James Ridenour | Circuits and methods for a multi-differential embedded-clock channel |
-
1981
- 1981-10-08 JP JP15940181A patent/JPS5860857A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0761040A1 (en) * | 1994-05-25 | 1997-03-12 | 3Com Corporation | Method and apparatus for implementing a type 8b6t encoder and decoder |
| EP0761040A4 (en) * | 1994-05-25 | 1998-04-22 | 3Com Corp | METHOD AND DEVICE FOR IMPLEMENTING A 8B6T ENCODER AND DECODER |
| US7787526B2 (en) | 2005-07-12 | 2010-08-31 | Mcgee James Ridenour | Circuits and methods for a multi-differential embedded-clock channel |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4910750A (en) | Data transmission system | |
| US3754237A (en) | Communication system using binary to multi-level and multi-level to binary coded pulse conversion | |
| US4387364A (en) | Method and apparatus for reducing DC components in a digital information signal | |
| US4677421A (en) | Digital information signal encoding method with reduced run length and improved self-clocking | |
| EP0083412B1 (en) | Method and apparatus for encoding data | |
| NZ210858A (en) | Digital information transmission with code conversion to limit disparity | |
| US3422425A (en) | Conversion from nrz code to selfclocking code | |
| US3317720A (en) | Polybipolar system | |
| MY102621A (en) | Converting digital signals | |
| US3968328A (en) | Circuit for automatically correcting the timing of clock pulse in self-clocked pulse signal decoders | |
| US4086587A (en) | Apparatus and method for generating a high-accuracy 7-level correlative signal | |
| EP0426033B1 (en) | Digital modulating apparatus and digital demodulating apparatus | |
| EP0178027B1 (en) | Method of transmitting information, encoding devide for use in the method, and decoding device for use in the method | |
| JPS5860857A (ja) | 符号変換方式 | |
| US4554671A (en) | Delta modulated communication system | |
| US4860241A (en) | Method and apparatus for cellular division | |
| GB1200680A (en) | Electrical data transmission system | |
| US5293165A (en) | 5B6B coding rule inverse conversion circuit for digital transmission | |
| EP0702827A1 (en) | Method of converting a sequence of m-bit information words to a modulated signal, method of producing a record carrier, coding device, decoding device, recording device, reading device, signal, as well as a record carrier | |
| JPS6069943A (ja) | コ−ド変換方式 | |
| JPS5899028A (ja) | 符号変換装置 | |
| JPS5483411A (en) | Binary data coding system | |
| KR880001011B1 (ko) | 유한필드내의 곱셈 처리방법 | |
| US3932864A (en) | Circuit for converting a companded digital time-amplitude pulse code into a linear digital amplitude pulse code | |
| JPS62243426A (ja) | デ−タ伝送システム |