JPS62298213A - 内挿回路 - Google Patents
内挿回路Info
- Publication number
- JPS62298213A JPS62298213A JP14172886A JP14172886A JPS62298213A JP S62298213 A JPS62298213 A JP S62298213A JP 14172886 A JP14172886 A JP 14172886A JP 14172886 A JP14172886 A JP 14172886A JP S62298213 A JPS62298213 A JP S62298213A
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- JP
- Japan
- Prior art keywords
- interpolation
- mapping
- circuits
- bit
- mapping circuits
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- Pending
Links
- 238000013507 mapping Methods 0.000 claims abstract description 23
- 230000002194 synthesizing effect Effects 0.000 claims abstract 2
- 238000010586 diagram Methods 0.000 description 5
- RWSOTUBLDIXVET-UHFFFAOYSA-N Dihydrogen sulfide Chemical compound S RWSOTUBLDIXVET-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はディジタル伝送に於ける内挿回路に関する。
従来この釉の受信波形復元のための内挿回路には種々の
方式がある。例えば第３図に示す様に基本内挿フィルタ
で構成され、サンプル周期Ｔと同じ周期を持つ高速クロ
ックｆｃでシフトレジスタ３１を動作させ、リードオン
リーメモリー（ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ ：
ＲＯＭ ） ３２から内挿成形の出力を読み出す方法１
アイ・イー争イー・イー舎トランザクシ、ンズ寺オンー
コミュニケーションズ（ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ Ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ）Ｃ
ＯＭ−２５巻、１９７７年、１２４２ページ〜１２４４
ベージ１が知られている。
方式がある。例えば第３図に示す様に基本内挿フィルタ
で構成され、サンプル周期Ｔと同じ周期を持つ高速クロ
ックｆｃでシフトレジスタ３１を動作させ、リードオン
リーメモリー（ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ ：
ＲＯＭ ） ３２から内挿成形の出力を読み出す方法１
アイ・イー争イー・イー舎トランザクシ、ンズ寺オンー
コミュニケーションズ（ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ Ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ）Ｃ
ＯＭ−２５巻、１９７７年、１２４２ページ〜１２４４
ベージ１が知られている。
しかし上述した従来の内挿回路に於いては、さらに高速
クロックを用いて内挿点数を増したシ、内挿に用いるシ
ンボル数を増したシすると、ＲＯＭのアドレスの数が足
）なくなり、アドレスの数以上に上記２つの数を増加す
ることは不可能である。
クロックを用いて内挿点数を増したシ、内挿に用いるシ
ンボル数を増したシすると、ＲＯＭのアドレスの数が足
）なくなり、アドレスの数以上に上記２つの数を増加す
ることは不可能である。
本発明の目的は内挿回路の内挿点数を増したシ、シンボ
ル長さを増したシした場合にも、動作する内挿回路を提
供することである。
ル長さを増したシした場合にも、動作する内挿回路を提
供することである。
本発明の内挿回路は１゛時間間隔で入力する０と１から
成るシンボル系列を順次シフト−Ｊせながら記憶するシ
フトレジスタと、前記シフトレジスタに記憶した任意の
値を取シ出し、写像を行うＮ個の写像回路と、前記写像
回路に供給するクロック回路、前記Ｎ個の写像回路の出
力を合成する合成器とを有して構成される。
成るシンボル系列を順次シフト−Ｊせながら記憶するシ
フトレジスタと、前記シフトレジスタに記憶した任意の
値を取シ出し、写像を行うＮ個の写像回路と、前記写像
回路に供給するクロック回路、前記Ｎ個の写像回路の出
力を合成する合成器とを有して構成される。
以上の構成により内挿点数又は、内挿シンボル数を制限
することのない内挿回路が実現できる。
することのない内挿回路が実現できる。
即ち、通常、写像Ｇによる内挿回路では、信号ａ。
出力Ｆ、又、出力間隔をΔＴとすれば出力Ｆｒ１Ｆ＝Ｇ
（ａ、ΔＴ） ・・・・・・・・・・・・・・・・・・
・・・・旧・・ ｆｌ）で表わされる。この写像Ｇは、
内挿フィルタのインパルス応答をｇ ［ｔｌで表わすと
、となる。式中、Ｋｒｉシフトレジスタの段数であυ、
又、Ｌ・ΔＴが経過時間を示す。従ってＬ・ΔＴは高速
クロックに相当する。従来構成ではこのＫとΔＴに制限
があった。上記（２）式を以下の様に展開しく１）式を
変形させることにより、この制限は取シ除くことができ
る。（２）式は、 ｇ（ｉＴ＋Ｌ・ΔＴ） ・・・・・・・・・・旧・・・
・・川 （３）を分解でき、この式を（１）式の様に表
わすとＦ＝Ｇｏ （ａ 、Δ’ｌ’ ）＋Ｇ＋ （ａ
、ΔＴ ）十−・−・・・−・十ＯＮ （ａ 、ΔＴ） となシ、更に となシ、Ｎ＋１個の写像に別れる、Ｎ＋１個の各々の写
像ｒｌ：［３１式から理解できる様に内挿フィルタの部
分的なインパルス応答を持っている。
（ａ、ΔＴ） ・・・・・・・・・・・・・・・・・・
・・・・旧・・ ｆｌ）で表わされる。この写像Ｇは、
内挿フィルタのインパルス応答をｇ ［ｔｌで表わすと
、となる。式中、Ｋｒｉシフトレジスタの段数であυ、
又、Ｌ・ΔＴが経過時間を示す。従ってＬ・ΔＴは高速
クロックに相当する。従来構成ではこのＫとΔＴに制限
があった。上記（２）式を以下の様に展開しく１）式を
変形させることにより、この制限は取シ除くことができ
る。（２）式は、 ｇ（ｉＴ＋Ｌ・ΔＴ） ・・・・・・・・・・旧・・・
・・川 （３）を分解でき、この式を（１）式の様に表
わすとＦ＝Ｇｏ （ａ 、Δ’ｌ’ ）＋Ｇ＋ （ａ
、ΔＴ ）十−・−・・・−・十ＯＮ （ａ 、ΔＴ） となシ、更に となシ、Ｎ＋１個の写像に別れる、Ｎ＋１個の各々の写
像ｒｌ：［３１式から理解できる様に内挿フィルタの部
分的なインパルス応答を持っている。
第１図はこの方式の構成を示すブロック図である。高速
クロック２００は分周器２０１に入力、ＲＯＭアドレス
１０３を作る。これは（３）式に於けるＬΔＴに相当す
る。シンボル系列はこの高速クロックに周期し、シフト
レジスタ１に端子１００より入力される。写像２１〜２
３ｒｌ：それぞれ写像Ｇｏ −ＧＮに相当し、合成器３
によシ各部分内挿値の総和を作シ、端子１０１よ力出力
される。
クロック２００は分周器２０１に入力、ＲＯＭアドレス
１０３を作る。これは（３）式に於けるＬΔＴに相当す
る。シンボル系列はこの高速クロックに周期し、シフト
レジスタ１に端子１００より入力される。写像２１〜２
３ｒｌ：それぞれ写像Ｇｏ −ＧＮに相当し、合成器３
によシ各部分内挿値の総和を作シ、端子１０１よ力出力
される。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第２図は本発明の一実施例のブロック図で、写像回路２
５，２６．２７として記憶容量３２ｋｂｙｔｅのＲＯＭ
を用いて、８１９２点の内挿を行う場合を示している。
５，２６．２７として記憶容量３２ｋｂｙｔｅのＲＯＭ
を用いて、８１９２点の内挿を行う場合を示している。
８１９２点の内挿ではクロック発振器は周期Ｔの８１９
２倍となシ分周器２０１で８１９２カウントされる。そ
の為アドレスは線１０３ｔ’ｉｌ ３ピット１３本から
なる。３２ｋｂｙｔｅのＲＯＭでハ総アドレスｒｉ１５
ビット構成となるので、シンボルに当てられるのｒｉ２
ビット２本となる。従って本実施例のように６シンボル
を用い内挿する場合には、３個のＲＯＭが必要となる。
２倍となシ分周器２０１で８１９２カウントされる。そ
の為アドレスは線１０３ｔ’ｉｌ ３ピット１３本から
なる。３２ｋｂｙｔｅのＲＯＭでハ総アドレスｒｉ１５
ビット構成となるので、シンボルに当てられるのｒｉ２
ビット２本となる。従って本実施例のように６シンボル
を用い内挿する場合には、３個のＲＯＭが必要となる。
写像回路２５，２６．２７の各には写像Ｇｏ、Ｇｌ。
Ｇ２の写像関係が設定されている。これはフィルメイン
パルス応答をｇ （ｔｌとすると、これを３分割してい
ることになる。各出力を合成器３により加えることで、
端子１０１に内挿出力が得られる。
パルス応答をｇ （ｔｌとすると、これを３分割してい
ることになる。各出力を合成器３により加えることで、
端子１０１に内挿出力が得られる。
以上説明したように、本発明は内挿点数が増したり、内
挿シンボル数が増したりした場合にも、写像による内挿
回路が容易に寅現できると云う効果がある。
挿シンボル数が増したりした場合にも、写像による内挿
回路が容易に寅現できると云う効果がある。
第１図は本発明の構成を示すブロック図、第２図は本発
明の内挿回路の一実施例を示すブロック図、第３図は従
来の内挿回路を示すブロック図である。
明の内挿回路の一実施例を示すブロック図、第３図は従
来の内挿回路を示すブロック図である。
Claims (1)
- Ｔ時間間隔で入力する０と１から成るシンボル系列を順
次シフトさせながら記憶するシフトレジスタと、前記シ
フトレジスタに記憶した任意の値を取り出し写像を行う
Ｎ個の写像回路と、前記Ｎ個の写像回路の出力を合成す
る合成器とを有することを特徴とする内挿回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14172886A JPS62298213A (ja) | 1986-06-17 | 1986-06-17 | 内挿回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14172886A JPS62298213A (ja) | 1986-06-17 | 1986-06-17 | 内挿回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298213A true JPS62298213A (ja) | 1987-12-25 |
Family
ID=15298826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14172886A Pending JPS62298213A (ja) | 1986-06-17 | 1986-06-17 | 内挿回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326229A (ja) * | 1991-01-18 | 1992-11-16 | Motorola Inc | 多振幅サンプル発生装置およびその方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105712A (ja) * | 1982-12-09 | 1984-06-19 | Fujitsu Ltd | デイジタルフイルタ |
| JPS60153214A (ja) * | 1984-01-21 | 1985-08-12 | Nippon Hoso Kyokai <Nhk> | デジタル型波形成形フイルタ |
-
1986
- 1986-06-17 JP JP14172886A patent/JPS62298213A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105712A (ja) * | 1982-12-09 | 1984-06-19 | Fujitsu Ltd | デイジタルフイルタ |
| JPS60153214A (ja) * | 1984-01-21 | 1985-08-12 | Nippon Hoso Kyokai <Nhk> | デジタル型波形成形フイルタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326229A (ja) * | 1991-01-18 | 1992-11-16 | Motorola Inc | 多振幅サンプル発生装置およびその方法 |
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