JP2010287301A - 半導体メモリ装置のデータ整列回路 - Google Patents

半導体メモリ装置のデータ整列回路 Download PDF

Info

Publication number
JP2010287301A
JP2010287301A JP2010037802A JP2010037802A JP2010287301A JP 2010287301 A JP2010287301 A JP 2010287301A JP 2010037802 A JP2010037802 A JP 2010037802A JP 2010037802 A JP2010037802 A JP 2010037802A JP 2010287301 A JP2010287301 A JP 2010287301A
Authority
JP
Japan
Prior art keywords
group
control signal
address
data
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010037802A
Other languages
English (en)
Inventor
Hyung-Soo Kim
亨 洙 金
Yong-Ju Kim
龍 珠 金
Sung Woo Han
成 宇 韓
Hee-Woong Song
喜 雄 宋
▲益▼ 秀 ▲呉▼
Ic-Su Oh
泰 鎭 ▲黄▼
Tae-Jin Hwang
Hae Rang Choi
▲海▼ ▲郎▼ 崔
Ji Wang Lee
智 王 李
Jae Min Jang
在 旻 張
Chang Keun Park
昌 根 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2010287301A publication Critical patent/JP2010287301A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

【課題】本発明は、高速動作が可能な半導体メモリ装置のデータ整列回路を提供する。
【解決手段】本発明の半導体メモリ装置のデータ整列回路は、アドレスグループ、クロック及びレイテンシ信号に応じて、第１の制御信号グループを生成する第１の制御部；前記アドレスグループ、前記クロック及び前記レイテンシ信号に応じて、第２の制御信号グループを生成する第２の制御部；前記第１の制御信号グループに応じて、並列データグループを第１の直列データグループに整列する第１の整列部；及び、前記第２の制御信号グループに応じて、前記並列データグループを第２の直列データグループに整列する第２の整列部を含む。
【選択図】図２

Description

本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のデータ整列回路に関する。
一般に、半導体メモリ装置は、外部のメモリ制御装置に対し直列に複数ビットのデータのやり取りを行う。反面、半導体メモリ装置の内部では、複数ビットのデータをコア(core)領域に伝送したりコア領域から出力したりするために、複数のグローバルデータバス(ＧＩＯ)を備え、グローバルデータバス(ＧＩＯ)を介して伝送される複数ビットのデータは、並列の形態を帯びることになる。このように、半導体メモリ装置の内部では、複数ビットのデータが並列に伝送され、半導体メモリ装置の外部では、複数ビットのデータが直列に伝送される。よって、データ入力領域には直列データを並列に整列する回路が必要になり、データ出力領域には並列データを直列に整列する回路が必要になる。このために、半導体メモリ装置は、データの入力領域及び出力領域にそれぞれデータ整列回路を備える。
半導体メモリ装置のデータ整列回路は、複数ビットのアドレスの入力に応じて複数の制御信号を生成し、制御信号のイネーブルタイミングによりデータの整列順序を変更するような動作を行った。このために、半導体メモリ装置のデータ整列回路は、制御信号生成部及びデータ整列部を備える。中でも制御信号生成部は、複数ビットのアドレスから複数の制御信号を生成する動作を行った。
図１は、従来の半導体メモリ装置のデータ整列回路の制御信号生成部の概略構成図である。
図１に示すように、従来の半導体メモリ装置のデータ整列回路の制御信号生成部１００は、クロック(ＣＬＫ)により動作する２つのフリップフロップ(ＦＦＡ、ＦＦＢ)を備え、その間に組合せ論理回路１を備えることで、アドレス(ＡＤＤ)から制御信号(ＣＴＲＬ)を生成する。
半導体メモリ装置の高速動作が可能であるように、クロック(ＣＬＫ)の周波数が高くなる。図１に示す制御信号生成部１００の構成では、組合せ論理回路１が、２つのフリップフロップ(ＦＦＡ、ＦＦＢ)間に配置されているため、一定時間以内に動作を完了しなければならない。しかしながら、クロック(ＣＬＫ)が高周波として具現されることにより、組合せ論理回路１の動作可能時間は益々制限されている。細部的な内部構成を示さなかったが、組合せ論理回路１は、通常、７個〜１１個のトランジスタを介した信号進行経路を持つように構成される。よって、組合せ論理回路１の動作速度を向上させるのは技術的な限界がある。結果として、前記のような制御信号生成部は、高速動作が困難な形態で構成されている。
このように、半導体メモリ装置の高速動作を具現するには、内部の構成がそれに適合であるように構成されなければならず、データ整列回路も、高周波クロックを用いて動作するように構成されなければならない。ところが、従来の半導体メモリ装置のデータ整列回路は、制御信号の生成の際、動作時間の短縮が困難な構造的な限界を持っているため、高速動作の具現が困難である。このように、現状況では、高周波クロックの入力にも正常な動作を行うことで、高速動作が可能な半導体メモリ装置のデータ整列回路が要求されている。
特開２０００−１４９５５４号公報 米国登録特許５８３１９２９号
本発明は、前記問題点を解決するために案出されたもので、その目的は、高速動作が可能な半導体メモリ装置のデータ整列回路を提供することにある。
本発明の一実施例による半導体メモリ装置のデータ整列回路は、アドレスグループ、クロック及びレイテンシ信号に応じて、第１の制御信号グループを生成する第１の制御部；前記アドレスグループ、前記クロック及び前記レイテンシ信号に応じて、第２の制御信号グループを生成する第２の制御部；前記第１の制御信号グループに応じて、並列データグループを第１の直列データグループに整列する第１の整列部；及び、前記第２の制御信号グループに応じて、前記並列データグループを第２の直列データグループに整列する第２の整列部を含む。
本発明の他の実施例による半導体メモリ装置のデータ整列回路は、クロックを１分周し、これを用いた第１のアドレスのラッチにより生成される第１の制御信号に応じて、並列データグループを２：１で多重化する第１の多重化部；前記クロックを２分周し、これを用いた第２のアドレスのラッチにより生成される第２の制御信号に応じて、前記第１の多重化部から出力されるデータグループを２：１で多重化する第２の多重化部；前記クロックを４分周し、これを用いた第３のアドレスのラッチにより生成される第３の制御信号に応じて、第２の多重化部から出力されるデータグループを２：１で多重化する第３の多重化部；及び、前記クロックに応じて、前記第３の多重化部から出力されるデータグループを２：１で多重化して、直列データグループを出力する第４の多重化部を含む。
本発明のまた他の実施例による半導体メモリ装置のデータ整列回路は、アドレスグループ、クロック及びレイテンシ信号に応じて、第１の制御信号グループ及び第２の制御信号グループを生成するが、整列タイプ信号に応じて前記第２の制御信号グループの状態を変更する制御部；前記第１の制御信号グループに応じて、並列データグループを第１の直列データグループに整列する第１の整列部；前記第２の制御信号グループに応じて、前記並列データグループを第２の直列データグループに整列する第２の整列部；及び、前記クロックに応じて、前記第１の直列データグループ及び前記第２の直列データグループを組合せ、第３の直列データグループを出力するデータ組合せ部を含む。
本発明の半導体メモリ装置のデータ整列回路は、制御信号の生成過程を簡素化することで、高速動作を具現できる。
また、本発明の半導体メモリ装置のデータ整列回路は、簡単な回路構成だけでも、２つのデータ整列タイプの具現が可能である。
従来の半導体メモリ装置のデータ整列回路の制御信号生成部の概略構成図である。 本発明の一実施例による半導体メモリ装置のデータ整列回路の構成を示すブロック図である。 図２に示す制御部の詳細構成図である。 図３に示す第１１の分周部の詳細構成図である。 図３に示す第１２の分周部の詳細構成図である。 図３に示す第１４の分周部の詳細構成図である。 図２に示す第１の整列部の詳細構成図である。
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図２は、本発明の一実施例による半導体メモリ装置のデータ整列回路の構成を示すブロック図である。
同図に示すように、本発明の一実施例による半導体メモリ装置のデータ整列回路は、制御部１０、第１の整列部２０、第２の整列部３０及びデータ組合せ部４０を含む。
制御部１０は、アドレスグループ(ＡＤＤ＜１：３＞)、クロック(ＣＬＫ)、レイテンシ信号(ＬＴＣ)及び整列タイプ信号(ＡＬＴ)に応じて、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)及び第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)を生成する。第１の整列部２０は、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)に応じて、並列データグループ(ＰＤ＜１：８＞)を第１の直列データグループ(ＳＤ１＜１：４＞)に整列する。第２の整列部３０は、第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)に応じて、並列データグループ(ＰＤ＜１：８＞)を第２の直列データグループ(ＳＤ２＜１：４＞)に整列する。データ組合せ部４０は、クロック(ＣＬＫ)に応じて、第１の直列データグループ(ＳＤ１＜１：４＞)及び第２の直列データグループ(ＳＤ２＜１：４＞)を組合せ、第３の直列データグループ(ＳＤ３＜１：８＞)を出力する。
制御部１０は、整列タイプ信号(ＡＬＴ)に応じて、第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)の状態を変更し得る。このように、制御部１０は、整列タイプ信号(ＡＬＴ)の指示通り、第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)の状態を制御する。これにより、データ組合せ部４０から出力される第３の直列データグループ(ＳＤ３＜１：８＞)は、整列タイプ信号(ＡＬＴ)の指示通り、データの組合せ順序を変更する。
ここで、レイテンシ信号(ＬＴＣ)は、半導体メモリ装置の外部から入力される信号であって、制御部１０にアドレスグループ(ＡＤＤ＜１：３＞)が入力されるタイミングを定義する信号である。
制御部１０は、レイテンシ信号(ＬＴＣ)が入力されると、クロック(ＣＬＫ)を１分周、２分周及び４分周し、これを用いてアドレスグループ(ＡＤＤ＜１：３＞)の第１のアドレス(ＡＤＤ＜１＞)、第２のアドレス(ＡＤＤ＜２＞)及び第３のアドレス(ＡＤＤ＜３＞)をそれぞれラッチして、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)を生成する。また、制御部１０は、レイテンシ信号(ＬＴＣ)が入力されると、クロック(ＣＬＫ)を１分周、２分周及び４分周し、これを用いてアドレスグループ(ＡＤＤ＜１：３＞)の第１のアドレス(ＡＤＤ＜１＞)と、整列タイプ信号(ＡＬＴ)、第１のアドレス(ＡＤＤ＜１＞)及び第２のアドレス(ＡＤＤ＜２＞)の組合せにより生成される信号と、第３のアドレス(ＡＤＤ＜３＞)とをそれぞれラッチして、第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)を生成する。
第１の整列部２０は、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)に応じて、並列データグループ(ＰＤ＜１：８＞)を２：１で多重化する動作を３回に渡って行う。これにより、第１の整列部２０は、４ビットのデータが含まれる第１の直列データグループ(ＳＤ１＜１：４＞)を生成する。
同様に、第２の整列部３０は、第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)に応じて、並列データグループ(ＰＤ＜１：８＞)を２：１で多重化する動作を３回に渡って行う。これにより、第２の整列部３０は、４ビットのデータが含まれる第２の直列データグループ(ＳＤ２＜１：４＞)を生成する。
以後、データ組合せ部４０は、クロック(ＣＬＫ)に応じて、第１の直列データグループ(ＳＤ１＜１：４＞)及び第２の直列データグループ(ＳＤ２＜１：４＞)を組み合せるが、クロック(ＣＬＫ)の立ち上がりエッジ及び立ち下がりエッジに、それぞれ第１の直列データグループ(ＳＤ１＜１：４＞)及び第２の直列データグループ(ＳＤ２＜１：４＞)の各データビットを、一ビットずつ交互に出力する動作を行う。これにより、第３の直列データグループ(ＳＤ３＜１：８＞)は、第１の直列データグループ(ＳＤ１＜１：４＞)及び第２の直列データグループ(ＳＤ２＜１：４＞)のデータビットが交互に組み合せられた形態となる。
前述したように、本発明の一実施例による半導体メモリ装置のデータ整列回路は、クロック(ＣＬＫ)を複数の分周比で分周し、これを用いてアドレスグループ(ＡＤＤ＜１：３＞)をそれぞれラッチして、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)を生成する。第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)を用いて、並列データグループ(ＰＤ＜１：８＞)を２：１で多重化する動作を複数回行い、第１の直列データグループ(ＳＤ１＜１：４＞)を生成する。また、クロック(ＣＬＫ)を複数の分周比で分周し、これを用いてアドレスグループ(ＡＤＤ＜１：３＞)をそれぞれラッチして、第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)を生成するが、整列タイプ信号(ＡＬＴ)に応じて、第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)の状態を調整した後、これを用いて並列データグループ(ＰＤ＜１：８＞)を２：１で多重化する動作を複数回行い、第２の直列データグループ(ＳＤ２＜１：４＞)を生成する。以後、クロック(ＣＬＫ)に応じて、第１の直列データグループ(ＳＤ１＜１：４＞)及び第２の直列データグループ(ＳＤ２＜１：４＞)を組合せ、第３の直列データグループ(ＳＤ３＜１：８＞)を生成する。
このように、本発明の一実施例による半導体メモリ装置のデータ整列回路は、比較的簡単な構成により、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)及び第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)を生成する。よって、高速動作に効率よく活用できる。また、整列タイプ信号(ＡＬＴ)に応じて、第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)の状態を変更することで、前記のような簡単な構成により、複数のデータ整列タイプを定義できる。
図３は、図２に示す制御部の詳細構成図である。
同図に示すように、制御部１０は、第１の制御部１１０、タイプ制御部１２０及び第２の制御部１３０を含む。
第１の制御部１１０は、アドレスグループ(ＡＤＤ＜１：３＞)、クロック(ＣＬＫ)及びレイテンシ信号(ＬＴＣ)に応じて、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)を生成する。タイプ制御部１２０は、整列タイプ信号(ＡＬＴ)と、アドレスグループ(ＡＤＤ＜１：３＞)の第１のアドレス(ＡＤＤ＜１＞)及び第２のアドレス(ＡＤＤ＜２＞)とを組合せ、タイプ制御アドレス(ＡＤＤ＿ＴＣＴＲＬ)を生成する。第２の制御部１３０は、クロック(ＣＬＫ)及びレイテンシ信号(ＬＴＣ)、アドレスグループ(ＡＤＤ＜１：３＞)の第１のアドレス(ＡＤＤ＜１＞)、第３のアドレス(ＡＤＤ＜３＞)及びタイプ制御アドレス(ＡＤＤ＿ＴＣＴＲＬ)に応じて、第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)を生成する。
このように、アドレスグループ(ＡＤＤ＜１：３＞)は、第１のアドレス(ＡＤＤ＜１＞)、第２のアドレス(ＡＤＤ＜２＞)及び第３のアドレス(ＡＤＤ＜３＞)を含む。第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)は、第１−１の制御信号(ＣＴＲＬ１Ａ)、第１−２の制御信号(ＣＴＲＬ２Ａ)及び第１−３の制御信号(ＣＴＲＬ３Ａ)を含み、第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)は、第２−１の制御信号(ＣＴＲＬ１Ｂ)、第２−２の制御信号(ＣＴＲＬ２Ｂ)及び第２−３の制御信号(ＣＴＲＬ３Ｂ)を含む。
ここで、第１の制御部１１０は、第１１の分周部１１２、第１２の分周部１１４及び第１４の分周部１１６を含む。
第１１の分周部１１２は、クロック(ＣＬＫ)を１分周し、レイテンシ信号(ＬＴＣ)に応じて第１のアドレス(ＡＤＤ＜１＞)をラッチして、第１−１の制御信号(ＣＴＲＬ１Ａ)を生成する。第１２の分周部１１４は、クロック(ＣＬＫ)を２分周し、レイテンシ信号(ＬＴＣ)に応じて第２のアドレス(ＡＤＤ＜２＞)をラッチして、第１−２の制御信号(ＣＴＲＬ２Ａ)を生成する。第１４の分周部１１６は、クロック(ＣＬＫ)を４分周し、レイテンシ信号(ＬＴＣ)に応じて第３のアドレス(ＡＤＤ＜３＞)をラッチして、第１−３の制御信号(ＣＴＲＬ３Ａ)を生成する。
タイプ制御部１２０は、第１のインバータ(ＩＶ１)、ナンドゲート(ＮＤ)及び排他的ノアゲート(ＸＮＲ)を含む。
第１のインバータ(ＩＶ１)には、整列タイプ信号(ＡＬＴ)が入力される。ナンドゲート(ＮＤ)には、第１のインバータ(ＩＶ１)の出力信号及び第１のアドレス(ＡＤＤ＜１＞)が入力される。排他的ノアゲート(ＸＮＲ)には、ナンドゲート(ＮＤ)の出力信号及び第２のアドレス(ＡＤＤ＜２＞)が入力され、タイプ制御アドレス(ＡＤＤ＿ＴＣＴＲＬ)が出力される。
第２の制御部１３０は、第２のインバータ(ＩＶ２)、第２１の分周部１３２、第２２の分周部１３４及び第２４の分周部１３６を含む。
第２のインバータ(ＩＶ２)には、クロック(ＣＬＫ)が入力される。第２１の分周部１３２は、第２のインバータ(ＩＶ２)から出力されるクロックを１分周し、レイテンシ信号(ＬＴＣ)に応じて第１のアドレス(ＡＤＤ＜１＞)をラッチして、第２−１の制御信号(ＣＴＲＬ１Ｂ)を生成する。第２２の分周部１３４は、第２のインバータ(ＩＶ２)から出力されるクロックを２分周し、レイテンシ信号(ＬＴＣ)に応じてタイプ制御アドレス(ＡＤＤ＿ＴＣＴＲＬ)をラッチして、第２−２の制御信号(ＣＴＲＬ２Ｂ)を生成する。第２４の分周部１３６は、第２のインバータ(ＩＶ２)から出力されるクロックを４分周し、レイテンシ信号(ＬＴＣ)に応じて第３のアドレス(ＡＤＤ＜３＞)をラッチして、第２−３の制御信号(ＣＴＲＬ３Ｂ)を生成する。
第１の制御部１１０は、クロック(ＣＬＫ)の一周期の間、第１のアドレス(ＡＤＤ＜１＞)を第１−１の制御信号(ＣＴＲＬ１Ａ)として出力し、クロック(ＣＬＫ）の二周期の間、第２のアドレス(ＡＤＤ＜２＞)を第１−２の制御信号(ＣＴＲＬ２Ａ)として出力し、クロック(ＣＬＫ)の四周期の間、第３のアドレス(ＡＤＤ＜３＞)を第１−３の制御信号(ＣＴＲＬ３Ａ)として出力する。
タイプ制御部１２０は、整列タイプ信号(ＡＬＴ)の状態によって異なる値を持つタイプ制御アドレス(ＡＤＤ＿ＴＣＴＲＬ)を出力する。示した構造では、整列タイプ信号(ＡＬＴ)の電位がローレベルである場合、第１のアドレス(ＡＤＤ＜１＞)及び第２のアドレス(ＡＤＤ＜２＞)の論理値が、同一であればローレベルの電位を有し、相違すればハイレベの電位を有するタイプ制御アドレス(ＡＤＤ＿ＴＣＴＲＬ)を生成する。反面、整列タイプ信号(ＡＬＴ)の電位がハイレベルである場合、第２のアドレス(ＡＤＤ＜２＞)のような論理値を持つタイプ制御アドレス(ＡＤＤ＿ＴＣＴＲＬ)を生成する。
第２の制御部１３０は、第１の制御部１１０と類似している動作を行い、クロック(ＣＬＫ)の一周期の間、第１のアドレス(ＡＤＤ＜１＞)を第２−１の制御信号(ＣＴＲＬ１Ｂ)として出力し、クロック(ＣＬＫ)の二周期の間、タイプ制御アドレス(ＡＤＤ＿ＴＣＴＲＬ)を第２−２の制御信号(ＣＴＲＬ２Ｂ)として出力し、クロック(ＣＬＫ)の四周期の間、第３のアドレス(ＡＤＤ＜３＞)を第２−３の制御信号(ＣＴＲＬ３Ｂ)として出力する。このとき、第２の制御部１３０は、第２のインバータ(ＩＶ２)から出力される、クロック(ＣＬＫ)と反対の位相を有するクロックを用いるが、これは、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)及び第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)が、互いにクロック(ＣＬＫ)の半周期だけのタイミング差を有することが好ましいためである。
このように、制御部１０は、クロック(ＣＬＫ)をそれぞれ１分周、２分周及び４分周し、これを用いてそれぞれのアドレスをラッチすることで、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)及び第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)を生成する。以後、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)及び第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)は、それぞれデータを２：１で多重化するのに用いられる。このように、各信号のイネーブル区間の長さが異なるので、各信号が通過させ得るデータビットの数が異なることになる。
図４ａは、図３に示す第１１の分周部の詳細構成図である。ここで、第１１の分周部１１２及び第２１の分周部１３２は、同様な形態からなるので、説明の便宜上、第１１の分周部１１２のみを示す。
同図に示すように、第１１の分周部１１２は、第１のマルチプレクサ(ＭＵＸ１)及び第１のフリップフロップ(ＦＦ１)を含む。
第１のマルチプレクサ(ＭＵＸ１)は、レイテンシ信号(ＬＴＣ)に応じて、第１のアドレス(ＡＤＤ＜１＞)又は第１−１の制御信号(ＣＴＲＬ１Ａ)を選択的に通過させる。第１のフリップフロップ(ＦＦ１)は、クロック(ＣＬＫ)に応じて、第１のマルチプレクサ(ＭＵＸ１)の出力信号をラッチし、第１−１の制御信号(ＣＴＲＬ１Ａ)を出力する。
このような構成により、第１のアドレス(ＡＤＤ＜１＞)は、クロック(ＣＬＫ）の一周期の間、第１−１の制御信号(ＣＴＲＬ１Ａ)として出力される。
図４ｂは、図３に示す第１２の分周部の詳細構成図である。ここで、第１２の分周部１１４及び第２２の分周部１３４は、同様な形態からなるので、説明の便宜上、第１２の分周部１１４のみを示す。
同図に示すように、第１２の分周部１１４は、第２のマルチプレクサ(ＭＵＸ２)及び第２のフリップフロップ(ＦＦ２)を含む。
第２のマルチプレクサ(ＭＵＸ２)は、レイテンシ信号(ＬＴＣ)に応じて、第２のアドレス(ＡＤＤ＜２＞)又は反転された第１−２の制御信号(／ＣＴＲＬ２Ａ)を選択的に通過させる。第２のフリップフロップ(ＦＦ２)は、クロック(ＣＬＫ)に応じて、第２のマルチプレクサ(ＭＵＸ２)の出力信号をラッチし、第１−２の制御信号(ＣＴＲＬ２Ａ)を出力する。
このような構成により、第２のアドレス(ＡＤＤ＜２＞)は、クロック(ＣＬＫ）の二周期の間、第１−２の制御信号(ＣＴＲＬ２Ａ)として出力される。
図４ｃは、図３に示す第１４の分周部の詳細構成図である。ここで、第１４の分周部１１６及び第２４の分周部１３６は、同様な形態からなるので、説明の便宜上、第１４の分周部１１６のみを示す。
同図に示すように、第１４の分周部１１６は、第３のマルチプレクサ(ＭＵＸ３)、第３のフリップフロップ(ＦＦ３)、第４のマルチプレクサ(ＭＵＸ４)及び第４のフリップフロップ(ＦＦ４)を含む。
第３のマルチプレクサ(ＭＵＸ３)は、レイテンシ信号(ＬＴＣ)に応じて、第３のアドレス(ＡＤＤ＜３＞)又は反転された第１−３の制御信号(／ＣＴＲＬ３Ａ)を選択的に通過させる。第３のフリップフロップ(ＦＦ３)は、クロック(ＣＬＫ)に応じて、第３のマルチプレクサ(ＭＵＸ３)の出力信号をラッチする。 第４のマルチプレクサ(ＭＵＸ４)は、レイテンシ信号(ＬＴＣ)に応じて、第３のアドレス(ＡＤＤ＜３＞)又は第３のフリップフロップ(ＦＦ３)の出力信号を選択的に通過させる。第４のフリップフロップ(ＦＦ４)は、クロック(ＣＬＫ)に応じて、第４のマルチプレクサ(ＭＵＸ４)の出力信号をラッチし、第１−３の制御信号(ＣＴＲＬ３Ａ)を出力する。
このような構成により、第３のアドレス(ＡＤＤ＜３＞)は、クロック(ＣＬＫ）の四周期の間、第１−３の制御信号(ＣＴＲＬ３Ａ)として出力される。
図５は、図２に示す第１の整列部及び第２の整列部の詳細構成図である。
同図に示すように、第１の整列部２０は、第１〜第３の多重化部２１０〜２３０を含む。
第１の多重化部２１０は、第１−１の制御信号(ＣＴＲＬ１Ａ)に応じて、並列データグループ(ＰＤ＜１：８＞)を２：１で多重化する。第２の多重化部２２０は、第１−２の制御信号(ＣＴＲＬ２Ａ)に応じて、第１の多重化部２１０から出力されるデータグループを２：１で多重化する。第３の多重化部２３０は、第１−３の制御信号(ＣＴＲＬ３Ａ)に応じて、第２の多重化部２２０から出力されるデータグループを２：１で多重化して、第１の直列データグループ(ＳＤ１＜１：４＞)を出力する。
ここで、第１の多重化部２１０は、４つのマルチプレクサ(ＭＵＸ５〜ＭＵＸ８)を含み、第２の多重化部２２０は、２つのマルチプレクサ(ＭＵＸ９、ＭＵＸ１０)を含み、第３の多重化部２３０は、１つのマルチプレクサ(ＭＵＸ１１)を含む。
また、第２の整列部３０は、第４〜第６の多重化部３１０〜３３０を含む。
第４の多重化部３１０は、第２−１の制御信号(ＣＴＲＬ１Ｂ)に応じて、並列データグループ(ＰＤ＜１：８＞)を２：１で多重化する。第５の多重化部３２０は、第２−２の制御信号(ＣＴＲＬ２Ｂ)に応じて、第４の多重化部３１０から出力されるデータグループを２：１で多重化する。第６の多重化部３３０は、第２−３の制御信号(ＣＴＲＬ３Ｂ)に応じて、第５の多重化部３２０から出力されるデータグループを２：１で多重化して、第２の直列データグループ(ＳＤ２＜１：４＞)を出力する。
ここで、第４の多重化部３１０は、４つのマルチプレクサ(ＭＵＸ１２〜ＭＵＸ１５)を含み、第５の多重化部３２０は、２つのマルチプレクサ(ＭＵＸ１６、ＭＵＸ１７)を含み、第６の多重化部３３０は、１つのマルチプレクサ(ＭＵＸ１８)を含む。
示さなかったが、データ組合せ部４０は、一つのマルチプレクサを含んで構成されることが好ましい。
このような第１の整列部２０及び第２の整列部３０の構成により、並列データグループ(ＰＤ＜１：８＞)は、それぞれ第１の直列データグループ(ＳＤ１＜１：４＞)及び第２の直列データグループ(ＳＤ２＜１：４＞)として整列される。以後、データ組合せ部４０により、第３の直列データグループ(ＳＤ３＜１：８＞)として整列される。
例えば、アドレスグループ(ＡＤＤ＜１：３＞)が(０,０,１)の論理値を有し、整列タイプ信号(ＡＬＴ)の論理値が"０"であれば、タイプ制御アドレス(ＡＤＤ＿ＴＣＴＲＬ)の論理値は"１"になる。このとき、第１の多重化部２１０はＤ＜２＞、Ｄ＜４＞、Ｄ＜６＞、Ｄ＜８＞の並列データを出力し、第４の多重化部３１０はＤ＜３＞、Ｄ＜１＞、Ｄ＜７＞、Ｄ＜５＞の並列データを出力する。第２の多重化部２２０はＤ＜２＞、Ｄ＜４＞の直列データ及びＤ＜６＞、Ｄ＜８＞の直列データを出力し、第５の多重化部３２０はＤ＜３＞、Ｄ＜１＞の直列データ及びＤ＜７＞、Ｄ＜５＞の直列データを出力する。以後、第３の多重化部２３０はＤ＜２＞、Ｄ＜４＞、Ｄ＜６＞、Ｄ＜８＞の直列データを第１の直列データグループ(ＳＤ１＜１：４＞)として出力し、第６の多重化部３３０はＤ＜３＞、Ｄ＜１＞、Ｄ＜７＞、Ｄ＜５＞の直列データを第２の直列データグループ(ＳＤ２＜１：４＞)として出力する。データ組合せ部４０は、このような第１の直列データグループ(ＳＤ１＜１：４＞)及び第２の直列データグループ(ＳＤ２＜１：４＞)を組合せ、Ｄ＜２＞、Ｄ＜３＞、Ｄ＜４＞、Ｄ＜１＞、Ｄ＜６＞、Ｄ＜７＞、Ｄ＜８＞、Ｄ＜５＞の直列データを第３の直列データグループ(ＳＤ３＜１：８＞)として出力する。
この場合、整列タイプ信号(ＡＬＴ)の論理値が"１"であれば、タイプ制御アドレス(ＡＤＤ＿ＴＣＴＲＬ)の論理値は"０"になる。このとき、第１の多重化部２１０はＤ＜２＞、Ｄ＜４＞、Ｄ＜６＞、Ｄ＜８＞の並列データを出力し、第４の多重化部３１０はＤ＜１＞、Ｄ＜３＞、Ｄ＜５＞、Ｄ＜７＞の並列データを出力する。第２の多重化部２２０はＤ＜２＞、Ｄ＜４＞の直列データ及びＤ＜６＞、Ｄ＜８＞の直列データを出力し、第５の多重化部３２０はＤ＜１＞、Ｄ＜３＞の直列データ及びＤ＜５＞、Ｄ＜７＞の直列データを出力する。以後、第３の多重化部２３０はＤ＜２＞、Ｄ＜４＞、Ｄ＜６＞、Ｄ＜８＞の直列データを第１の直列データグループ（ＳＤ１＜１：４＞）として出力し、第６の多重化部３３０はＤ＜１＞、Ｄ＜３＞、Ｄ＜５＞、Ｄ＜７＞の直列データを第２の直列データグループ(ＳＤ２＜１：４＞)として出力する。データ組合せ部４０は、このような第１の直列データグループ(ＳＤ１＜１：４＞)及び第２の直列データグループ(ＳＤ２＜１：４＞)を組合せ、Ｄ＜２＞、Ｄ＜１＞、Ｄ＜４＞、Ｄ＜３＞、Ｄ＜６＞、Ｄ＜５＞、Ｄ＜８＞、Ｄ＜７＞の直列データを第３の直列データグループ(ＳＤ３＜１：８＞)として出力する。
アドレスグループ(ＡＤＤ＜１：３＞)の論理値及び整列タイプ信号(ＡＬＴ)の論理値による第３の直列データグループ(ＳＤ３＜１：８＞)の組合せ順序は、下記の表により容易に理解し得る。下記の表には、アドレスグループ(ＡＤＤ＜１：３＞)がそれぞれ有する論理値と、整列タイプ信号(ＡＬＴ)により定義されるタイプによるデータ整列順序とが示されている。各データビットを示す"Ｄ"表現は省略した。
このように、本発明の一実施例による半導体メモリ装置のデータ整列回路は、アドレスグループ(ＡＤＤ＜１：３＞)の論理値に応じて、第１の制御信号グループ(ＣＴＲＬ１Ａ〜ＣＴＲＬ３Ａ)及び第２の制御信号グループ(ＣＴＲＬ１Ｂ〜ＣＴＲＬ３Ｂ)を生成し、これを用いて上記のように第３の直列データグループ(ＳＤ３＜１：８＞)を生成できる。また、簡単な回路構成を用いて、整列タイプ信号(ＡＬＴ)が有する論理値により、データの整列タイプを容易に変更できる。
前述したように、本発明の半導体メモリ装置のデータ整列回路は、２：１マルチプレクサの組合せを用いて制御信号グループを生成する。これは、従来の回路構成に比べて著しく簡素化した構成である。よって、データ整列回路を備える半導体メモリ装置は、より容易に高速動作に適用し得る。また、整列タイプ信号に応じて、データの整列タイプを変更可能にする回路構成を備えることで、簡単な回路構成だけでも複数のデータタイプを定義できる。
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
１０…制御部
２０…第１の整列部
３０…第２の整列部
４０…データ組合せ部

Claims (20)

  1. アドレスグループ、クロック及びレイテンシ信号に応じて、第１の制御信号グループを生成する第１の制御部；
    前記アドレスグループ、前記クロック及び前記レイテンシ信号に応じて、第２の制御信号グループを生成する第２の制御部；
    前記第１の制御信号グループに応じて、並列データグループを第１の直列データグループに整列する第１の整列部；及び、
    前記第２の制御信号グループに応じて、前記並列データグループを第２の直列データグループに整列する第２の整列部を含むことを特徴とする半導体メモリ装置のデータ整列回路。
  2. 前記第１の制御部は、前記レイテンシ信号が入力されると、前記クロックを１分周、２分周及び４分周し、前記分周されたクロックを用いて、前記アドレスグループの各アドレスをそれぞれラッチして、前記第１の制御信号グループを生成することを特徴とする請求項１に記載の半導体メモリ装置のデータ整列回路。
  3. 前記第２の制御部は、整列タイプ信号の論理値により、前記第２の制御信号グループの状態を制御することを特徴とする請求項１に記載の半導体メモリ装置のデータ整列回路。
  4. 前記アドレスグループは、第１のアドレス、第２のアドレス及び第３のアドレスを含み、前記第２の制御部は、前記レイテンシ信号が入力されると、前記クロックを１分周し、前記第１のアドレスをラッチして、第１の制御信号を生成し、前記クロックを２分周し、前記第１のアドレス、前記第２のアドレス及び前記整列タイプ信号を組み合せることにより生成される信号をラッチして、第２の制御信号を生成し、前記クロックを４分周し、前記第３のアドレスをラッチして、第３の制御信号を生成し、前記第１の制御信号〜前記第３の制御信号を前記第２の制御信号グループとして出力することを特徴とする 請求項３に記載の半導体メモリ装置のデータ整列回路。
  5. 前記第１の整列部は、前記第１の制御信号グループに応じて、前記並列データグループを２：１で多重化する動作を複数回行い、前記第１の直列データグループを生成することを特徴とする請求項１に記載の半導体メモリ装置のデータ整列回路。
  6. 前記第２の整列部は、前記第２の制御信号グループに応じて、前記並列データグループを２：１で多重化する動作を複数回行い、前記第２の直列データグループを生成することを特徴とする請求項１に記載の半導体メモリ装置のデータ整列回路。
  7. 前記クロックに応じて、前記第１の直列データグループ及び前記第２の直列データグループを組合せ、第３の直列データグループを出力するデータ組合せ部をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置のデータ整列回路。
  8. クロックを１分周し、これを用いた第１のアドレスのラッチにより生成される第１の制御信号に応じて、並列データグループを２：１で多重化する第１の多重化部；
    前記クロックを２分周し、これを用いた第２のアドレスのラッチにより生成される第２の制御信号に応じて、前記第１の多重化部から出力されるデータグループを２：１で多重化する第２の多重化部；
    前記クロックを４分周し、これを用いた第３のアドレスのラッチにより生成される第３の制御信号に応じて、第２の多重化部から出力されるデータグループを２：１で多重化する第３の多重化部；及び、
    前記クロックに応じて、前記第３の多重化部から出力されるデータグループを２：１で多重化して、直列データグループを出力する第４の多重化部を含むことを特徴とする半導体メモリ装置のデータ整列回路。
  9. 前記第２の多重化部は四つのデータグループを出力し、前記第３の多重化部は２つのデータグループを出力し、前記第４の多重化部は前記第３の多重化部から出力される２つのデータグループの各ビットを交互に抽出して、前記直列データグループを出力することを特徴とする請求項８に記載の半導体メモリ装置のデータ整列回路。
  10. 整列タイプ信号及びアドレスを組合せ、前記２の制御信号の状態を制御するタイプ制御部をさらに含むことを特徴とする請求項９に記載の半導体メモリ装置のデータ整列回路。
  11. アドレスグループ、クロック及びレイテンシ信号に応じて、第１の制御信号グループ及び第２の制御信号グループを生成するが、整列タイプ信号に応じて、前記第２の制御信号グループの状態を変更する制御部；
    前記第１の制御信号グループに応じて、並列データグループを第１の直列データグループに整列する第１の整列部；
    前記第２の制御信号グループに応じて、前記並列データグループを第２の直列データグループに整列する第２の整列部；及び、
    前記クロックに応じて、前記第１の直列データグループ及び前記第２の直列データグループを組合せ、第３の直列データグループを出力するデータ組合せ部を含むことを特徴とする半導体メモリ装置のデータ整列回路。
  12. 前記制御部は、
    前記アドレスグループ、前記クロック及び前記レイテンシ信号に応じて、前記第１の制御信号グループを生成する第１の制御部；
    前記整列タイプ信号及び前記アドレスグループに含まれるアドレスを組合せ、タイプ制御アドレスを生成するタイプ制御部；及び、
    前記クロック及び前記レイテンシ信号、前記アドレスグループに含まれるアドレス及び前記タイプ制御アドレスに応じて、前記第２の制御信号グループを生成する第２の制御部を含むことを特徴とする請求項１１に記載の半導体メモリ装置のデータ整列回路。
  13. 前記第１の制御部は、前記レイテンシ信号が入力されると、前記クロックを１分周、２分周及び４分周し、前記分周されたクロックを用いて、前記アドレスグループの各アドレスをそれぞれラッチして、前記第１の制御信号グループを生成することを特徴とする請求項１２に記載の半導体メモリ装置のデータ整列回路。
  14. 前記第２の制御部は、前記レイテンシ信号が入力されると、前記クロックを１分周、２分周及び４分周し、前記分周されたクロックを用いて、前記アドレスグループの各アドレス及び前記タイプ制御アドレスをそれぞれラッチして、前記第２の制御信号グループを生成することを特徴とする請求項１２に記載の半導体メモリ装置のデータ整列回路。
  15. 前記第１の整列部は、前記第１の制御信号グループに応じて、前記並列データグループを２：１で多重化する動作を複数回行い、前記第１の直列データグループを生成することを特徴とする請求項１１に記載の半導体メモリ装置のデータ整列回路。
  16. 前記第２の整列部は、前記第２の制御信号グループに応じて、前記並列データグループを２：１で多重化する動作を複数回行い、前記第２の直列データグループを生成することを特徴とする請求項１１に記載の半導体メモリ装置のデータ整列回路。
  17. 前記データ組合せ部は、前記第１の直列データグループ及び前記第２の直列データグループの各ビットを交互に抽出して、前記第３の直列データグループを出力することを特徴とする請求項１１に記載の半導体メモリ装置のデータ整列回路。
  18. 並列データグループを受信して整列し、前記整列された直列データグループを出力するための半導体メモリ装置のデータ整列回路であって、
    アドレスグループは、前記整列された直列データの順序を制御し、前記アドレスグループから第１の制御信号グループ及び第２の制御信号グループを生成する制御部；
    前記第１の制御信号グループに応じて、前記並列データグループを整列して、第１の直列データグループを生成する第１の整列部；
    前記第２の制御信号グループに応じて、前記並列データグループを整列して、第２の直列データグループを生成する第２の整列部；及び、
    前記第１及び第２の直列データグループを組合せ、前記整列された直列データグループを生成するデータ組合せ部を含むことを特徴とする半導体メモリ装置のデータ整列回路。
  19. 前記制御部は、
    前記第１の制御信号グループを生成するが、前記第１の制御信号グループのそれぞれの制御信号は、互いに異なるイネーブル区間を有する第１の制御部；
    タイプ制御信号に応じて、タイプ制御アドレスを生成するタイプ制御部；及び、
    前記第２の制御信号グループを生成するが、前記第２の制御信号グループのそれぞれの制御信号は、互いに異なるイネーブル区間を有する第２の制御部をさらに含み、
    前記第２の制御信号グループは、前記タイプ制御アドレスにより制御されることを特徴とする請求項１８に記載の半導体メモリ装置のデータ整列回路。
  20. 前記第１の整列部及び前記第２の整列部は、それぞれ複数の多重化部を含み、
    前記複数の多重化部の第１の多重化部は、前記並列データグループを受信し、前記複数の多重化部の残りのそれぞれは、以前の多重化部の出力を受信し、前記複数の多重化部のそれぞれは、前記第１の制御信号グループ又は前記第２の制御信号グループの当該制御信号に応じることを特徴とする請求項１９に記載の半導体メモリ装置のデータ整列回路。
JP2010037802A 2009-06-09 2010-02-23 半導体メモリ装置のデータ整列回路 Pending JP2010287301A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090050797A KR101027681B1 (ko) 2009-06-09 2009-06-09 반도체 메모리 장치의 데이터 정렬 회로

Publications (1)

Publication Number Publication Date
JP2010287301A true JP2010287301A (ja) 2010-12-24

Family

ID=43300644

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010037802A Pending JP2010287301A (ja) 2009-06-09 2010-02-23 半導体メモリ装置のデータ整列回路

Country Status (3)

Country Link
US (1) US8189400B2 (ja)
JP (1) JP2010287301A (ja)
KR (1) KR101027681B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012181906A (ja) * 2011-02-28 2012-09-20 Sk Hynix Inc 集積回路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160075058A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340259A (ja) * 1995-06-13 1996-12-24 Mitsubishi Electric Corp 並直列変換回路
JP2002009629A (ja) * 2000-06-23 2002-01-11 Nec Miyagi Ltd パラレルシリアル変換回路
JP2002152053A (ja) * 2000-11-08 2002-05-24 Nec Microsystems Ltd パラレル−シリアル変換回路
JP2004164769A (ja) * 2002-11-14 2004-06-10 Renesas Technology Corp 半導体記憶装置
JP2005182939A (ja) * 2003-12-22 2005-07-07 Toshiba Corp 半導体記憶装置
JP2009507431A (ja) * 2005-09-01 2009-02-19 マイクロン テクノロジー， インク． 高速用途においてパラレルデータをシリアルデータに変換する方法および装置
JP2009211800A (ja) * 2008-02-29 2009-09-17 Hynix Semiconductor Inc 半導体メモリ装置、信号伝達装置、及び、半導体メモリ装置の動作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0133078B1 (ko) 1987-12-23 1998-10-01 엔. 라이스 머레트 동기식 다이나믹 랜덤 억세스 메모리 장치 및 이를 사용하여 기록을 행하는 방법
GB2258781B (en) 1991-08-13 1995-05-03 Sony Broadcast & Communication Data compression
US5953278A (en) 1996-07-11 1999-09-14 Texas Instruments Incorporated Data sequencing and registering in a four bit pre-fetch SDRAM
US5831929A (en) 1997-04-04 1998-11-03 Micron Technology, Inc. Memory device with staggered data paths
KR100306881B1 (ko) 1998-04-02 2001-10-29 박종섭 동기 반도체 메모리를 위한 인터페이스
KR100496817B1 (ko) * 2002-12-30 2005-06-23 주식회사 하이닉스반도체 데이터 정렬 시간을 최소화할 수 있는 반도체 기억 장치
KR100533965B1 (ko) * 2003-04-30 2005-12-07 주식회사 하이닉스반도체 Ｄｑｓ 신호의 리플현상으로 인하여 오동작을 방지할 수있는 동기식 메모리 장치
KR100543908B1 (ko) * 2003-05-30 2006-01-23 주식회사 하이닉스반도체 저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는동기식 반도체 메모리 장치
US7804723B2 (en) * 2005-09-28 2010-09-28 Hynix Semiconductor Inc. Semiconductor memory device with signal aligning circuit
KR100772695B1 (ko) * 2006-06-01 2007-11-02 주식회사 하이닉스반도체 파이프 래치 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340259A (ja) * 1995-06-13 1996-12-24 Mitsubishi Electric Corp 並直列変換回路
JP2002009629A (ja) * 2000-06-23 2002-01-11 Nec Miyagi Ltd パラレルシリアル変換回路
JP2002152053A (ja) * 2000-11-08 2002-05-24 Nec Microsystems Ltd パラレル−シリアル変換回路
JP2004164769A (ja) * 2002-11-14 2004-06-10 Renesas Technology Corp 半導体記憶装置
JP2005182939A (ja) * 2003-12-22 2005-07-07 Toshiba Corp 半導体記憶装置
JP2009507431A (ja) * 2005-09-01 2009-02-19 マイクロン テクノロジー， インク． 高速用途においてパラレルデータをシリアルデータに変換する方法および装置
JP2009211800A (ja) * 2008-02-29 2009-09-17 Hynix Semiconductor Inc 半導体メモリ装置、信号伝達装置、及び、半導体メモリ装置の動作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012181906A (ja) * 2011-02-28 2012-09-20 Sk Hynix Inc 集積回路

Also Published As

Publication number Publication date
KR101027681B1 (ko) 2011-04-12
KR20100132140A (ko) 2010-12-17
US20100309732A1 (en) 2010-12-09
US8189400B2 (en) 2012-05-29

Similar Documents

Publication Publication Date Title
CN102332924B (zh) 并行至串行转换装置
JP2008022557A (ja) 複数のメモリのための信号バッファリングおよびリタイミング回路
EP2156440B1 (en) Integrated circuit for clock generation for memory devices
JP2008122159A (ja) 半導体集積回路
TW200406779A (en) Semiconductor integrated circuit and memory test method
JP2002319929A (ja) クロック同期回路およびその設計方法
US9964596B2 (en) Integrated circuit with low power scan system
JP2005303464A (ja) フリップフロップ
JP2010287301A (ja) 半導体メモリ装置のデータ整列回路
JP2002182777A (ja) クロック切り換え回路
JPH10133768A (ja) クロックシステム、半導体装置、半導体装置のテスト方法、及びｃａｄ装置
JP2003346498A (ja) Ｂｉｓｔ回路
JP3869406B2 (ja) クロック位相差検出回路、クロック分配回路、及び大規模集積回路
US7231620B2 (en) Apparatus, generator, and method for clock tree synthesis
US7746785B2 (en) Time multiplexing logic in physical design domain for multiple instantiation
KR20160058501A (ko) 반도체 장치 및 동작 방법
JP2012156868A (ja) 半導体集積回路
US8699550B2 (en) Phase alignment between phase-skewed clock domains
JP2007122517A (ja) クロックツリー合成装置、クロックツリー合成方法、制御プログラムおよび可読記録媒体
JP2008219535A (ja) 同期回路
JP2004127012A (ja) 同期式回路およびその設計方法
US20190138679A1 (en) Coding and synthesizing a state machine in state groups
TW567671B (en) Method and device for generating highly accurate delay signal from multiple signal sources
TW202329634A (zh) 用來於多分頻時鐘系統中進行分頻時鐘相位同步之方法、同步控制電路、同步控制子電路及電子裝置
JP3614758B2 (ja) クロック位相調整システム及びクロックツリー設計方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130919

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140306