KR20100132140A - 반도체 메모리 장치의 데이터 정렬 회로 - Google Patents

반도체 메모리 장치의 데이터 정렬 회로 Download PDF

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Abstract

반도체 메모리 장치의 데이터 정렬 회로는, 어드레스 그룹, 클럭 및 레이턴시 신호에 응답하여 제 1 제어 신호 그룹을 생성하는 제 1 제어부, 상기 어드레스 그룹, 상기 클럭 및 상기 레이턴시 신호에 응답하여 제 2 제어 신호 그룹을 생성하는 제 2 제어부, 상기 제 1 제어 신호 그룹에 응답하여 병렬 데이터 그룹을 제 1 직렬 데이터 그룹으로 정렬하는 제 1 정렬부, 및 상기 제 2 제어 신호 그룹에 응답하여 상기 병렬 데이터 그룹을 제 2 직렬 데이터 그룹으로 정렬하는 제 2 정렬부를 포함한다.
반도체 메모리 장치, 데이터 정렬, 어드레스

Description

반도체 메모리 장치의 데이터 정렬 회로{Data Align Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 데이터 정렬 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부의 메모리 제어 장치와 직렬로 복수 비트의 데이터를 주고 받는다. 반면, 반도체 메모리 장치의 내부에서는 복수 비트의 데이터를 코어(Core) 영역에 전송하거나 코어 영역으로부터 출력하기 위해, 복수의 글로벌 데이터 버스(GIO)를 구비하며, 글로벌 데이터 버스를 통해 전송되는 복수 비트의 데이터는 병렬의 형태를 띠게 된다. 이처럼, 반도체 메모리 장치의 내부에서는 복수 비트의 데이터가 병렬로 전송되고, 반도체 메모리 장치의 외부에서는 복수 비트의 데이터가 직렬로 전송되므로, 데이터 입력 영역에는 직렬 데이터를 병렬로 정렬하는 회로가 필요하게 되고, 데이터 출력 영역에는 병렬 데이터를 직렬로 정렬하는 회로가 필요하게 된다. 이를 위해, 반도체 메모리 장치는 데이터 입력 영역과 출력 영역에 각각 데이터 정렬 회로를 구비한다.
반도체 메모리 장치의 데이터 정렬 회로는 복수 비트의 어드레스의 입력에 응답하여 복수 개의 제어 신호를 생성하고, 제어 신호들의 인에이블 타이밍에 따라 데이터의 정렬 순서를 변경하는 형태의 동작을 수행하였다. 이를 위해, 반도체 메모리 장치의 데이터 정렬 회로는 제어 신호 생성부와 데이터 정렬부를 구비하였고, 이 중에서 제어 신호 생성부는 복수 비트의 어드레스로부터 복수 개의 제어 신호를 생성하는 동작을 수행하였다.
도 1은 종래의 반도체 메모리 장치의 데이터 정렬 회로의 제어 신호 생성부의 개략적인 구성도이다.
도 1을 참조하면, 종래의 반도체 메모리 장치의 데이터 정렬 회로의 제어 신호 생성부는 클럭(CLK)에 의해 동작하는 두 개의 플립플롭(FFA, FFB)을 구비하고, 그 사이에 조합 논리 회로(1)를 구비하는 형태로 구성되어, 어드레스(ADD)로부터 제어 신호(CTRL)를 생성한다.
최근에는 반도체 메모리 장치가 점점 더 고속화 동작을 구현하는 추세에 있고, 따라서 상기 클럭(CLK)의 주파수가 높아지고 있다. 상기와 같은 제어 신호 생성부의 구성에서는 상기 조합 논리 회로(1)가 두 개의 플립플롭(FFA, FFB)의 사이에 배치되므로, 상기 조합 논리 회로(1)는 일정 시간 이내에 동작을 완료해야만 한다. 하지만, 상기 클럭(CLK)이 고주파로서 구현됨에 따라 상기 조합 논리 회로(1)의 동작 가능 시간은 점점 더 제한되고 있다. 세부적인 내부 구성을 도시하지는 않았지만, 상기 조합 논리 회로(1)는 통상적으로 7개 내지 11개의 트랜지스터를 거치는 신호 진행 경로를 갖도록 구성된다. 따라서, 상기 조합 논리 회로(1)의 동작 속 도를 향상시키기에는 기술적 한계가 있다. 결과적으로 상기와 같은 제어 신호 생성부는 고속 동작을 수행하기 어려운 형태로 구성되어 있었다.
이와 같이, 반도체 메모리 장치의 고속 동작을 구현하기 위해서는 내부의 구성들이 그에 적합한 구성을 갖추어야만 하며, 데이터 정렬 회로 또한 고주파 클럭을 이용하여 동작하도록 구성되어야만 한다. 그런데, 종래의 반도체 메모리 장치의 데이터 정렬 회로는 제어 신호를 생성하는 데에 있어, 동작 시간을 단축시키기 어렵다는 구조적인 한계를 가지고 있었고, 따라서 고속 동작을 적절히 구현하지 못하였다. 이처럼, 현 상황에서는 고주파 클럭의 입력에도 정상적인 동작을 수행하여 고속 동작을 구현하는 반도체 메모리 장치의 데이터 정렬 회로의 구현이 요구되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 고속 동작을 구현하는 반도체 메모리 장치의 데이터 정렬 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 정렬 회로는, 어드레스 그룹, 클럭 및 레이턴시 신호에 응답하여 제 1 제어 신호 그룹을 생성하는 제 1 제어부; 상기 어드레스 그룹, 상기 클럭 및 상기 레이턴시 신호에 응답하여 제 2 제어 신호 그룹을 생성하는 제 2 제어부; 상기 제 1 제어 신호 그룹에 응답하여 병렬 데이터 그룹을 제 1 직렬 데이터 그룹으로 정렬하는 제 1 정렬부; 및 상기 제 2 제어 신호 그룹에 응답하여 상기 병렬 데이터 그룹을 제 2 직렬 데이터 그룹으로 정렬하는 제 2 정렬부;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 정렬 회로는, 클럭을 1분주하고 이를 이용하여 제 1 어드레스를 래치함에 의해 생성된 제 1 제어 신호에 응답하여 병렬 데이터 그룹을 2:1 먹싱하는 제 1 먹스부; 상기 클럭을 2분주하고 이를 이용하여 제 2 어드레스를 래치함에 의해 생성된 제 2 제어 신호에 응답하여 상기 제 1 먹스부로부터 출력되는 데이터 그룹을 2:1 먹싱하는 제 2 먹스부; 상기 클럭을 4분주하고 이를 이용하여 제 3 어드레스를 래치함에 의해 생성된 제 3 제어 신호에 응답하여 상기 제 2 먹스부로부터 출력되는 데이터 그룹을 2:1 먹싱하는 제 3 먹스부; 및 상기 클럭에 응답하여 상기 제 3 먹스부로부터 출력되는 데이터 그룹을 2:1 먹싱하여 직렬 데이터 그룹을 출력하는 제 4 먹스부;를 포함한다.
그리고, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 정렬 회로는, 어드레스 그룹, 클럭 및 레이턴시 신호에 응답하여 제 1 제어 신호 그룹과 제 2 제어 신호 그룹을 생성하되, 정렬 타입 신호에 응답하여 상기 제 2 제어 신호 그룹의 상태를 변경하는 제어부; 상기 제 1 제어 신호 그룹에 응답하여 병렬 데이터 그룹을 제 1 직렬 데이터 그룹으로 정렬하는 제 1 정렬부; 상기 제 2 제어 신호 그룹에 응답하여 상기 병렬 데이터 그룹을 제 2 직렬 데이터 그룹으로 정렬하는 제 2 정렬부; 및 상기 클럭에 응답하여 상기 제 1 직렬 데이터 그룹과 상기 제 2 직렬 데이터 그룹을 조합하여 제 3 직렬 데이터 그룹을 출력하는 데이터 조합부;를 포함한다.
본 발명의 반도체 메모리 장치의 데이터 정렬 회로는, 제어 신호의 생성 과정을 간소화하여 고속 동작을 구현할 수 있다는 효과를 창출한다.
아울러, 본 발명의 반도체 메모리 장치의 데이터 정렬 회로는, 간단한 회로 구성만으로도 2개의 데이터 정렬 타입을 구현하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 정렬 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 정렬 회로는, 어드레스 그룹(ADD<1:3>), 클럭(CLK), 레이턴시 신호(LTC) 및 정렬 타입 신호(ALT)에 응답하여 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)과 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)을 생성하는 제어부(10); 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)에 응답하여 병렬 데이터 그룹(PD<1:8>)을 제 1 직렬 데이터 그룹(SD1<1:4>)으로 정렬하는 제 1 정렬부(20); 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)에 응답하여 상기 병렬 데이터 그룹(PD<1:8>)을 제 2 직렬 데이터 그룹(SD2<1:4>)으로 정렬하는 제 2 정렬부(30); 및 상기 클럭(CLK)에 응답하여 상기 제 1 직렬 데이터 그룹(SD1<1:4>)과 상기 제 2 직렬 데이터 그룹(SD2<1:4>)을 조합하여 제 3 직렬 데이터 그룹(SD3<1:8>)을 출력하는 데이터 조합부(40);를 포함한다.
상기 제어부(10)는, 상기 정렬 타입 신호(ALT)에 응답하여 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)의 상태를 변경할 수 있다. 이처럼, 상기 제어부(10)는 상기 정렬 타입 신호(ALT)가 지시하는 대로 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)의 상태를 제어하며, 이에 따라 상기 데이터 조합부(40)로부터 출력되는 상기 제 3 직렬 데이터 그룹(SD3<1:8>)은 상기 정렬 타입 신호(ALT)가 지시하는 대로, 데이터의 조합 순서를 변경하게 된다.
여기에서, 상기 레이턴시 신호(LTC)는 상기 반도체 메모리 장치의 외부로부 터 입력되는 신호로서, 상기 제어부(10)에 상기 어드레스 그룹(ADD<1:3>)이 입력되는 타이밍을 정의하는 신호이다.
상기 제어부(10)는 상기 레이턴시 신호(LTC)가 입력되면 상기 클럭(CLK)을 1분주, 2분주 및 4분주하고 이들을 이용하여 상기 어드레스 그룹(ADD<1:3>)의 제 1 어드레스(ADD<1>), 제 2 어드레스(ADD<2>) 및 제 3 어드레스(ADD<3>)를 각각 래치하여 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)을 생성한다. 또한, 상기 제어부(10)는 상기 레이턴시 신호(LTC)가 입력되면 상기 클럭(CLK)을 1분주, 2분주 및 4분주하고 이들을 이용하여 상기 어드레스 그룹(ADD<1:3>)의 제 1 어드레스(ADD<1>)와, 상기 정렬 타입 신호(ALT), 상기 제 1 어드레스(ADD<1>) 및 제 2 어드레스(ADD<2>)를 조합함에 의해 생성되는 신호, 및 제 3 어드레스(ADD<3>)를 각각 래치하여 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)을 생성한다.
상기 제 1 정렬부(20)는 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)에 응답하여 상기 병렬 데이터 그룹(PD<1:8>)을 2:1 먹싱(Muxing)하는 동작을 세 번에 걸쳐 수행한다. 이에 따라, 상기 제 1 정렬부(20)는 4비트의 데이터가 포함되는 상기 제 1 직렬 데이터 그룹(SD1<1:4>)을 생성하게 된다.
마찬가지로, 상기 제 2 정렬부(30)는 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)에 응답하여 상기 병렬 데이터 그룹(PD<1:8>)을 2:1 먹싱하는 동작을 세 번에 걸쳐 수행한다. 이에 따라, 상기 제 2 정렬부(30)는 4비트의 데이터가 포함되는 상기 제 2 직렬 데이터 그룹(SD2<1:4>)을 생성하게 된다.
이후, 상기 데이터 조합부(40)는 상기 클럭(CLK)에 응답하여 상기 제 1 직렬 데이터 그룹(SD1<1:4>)과 상기 제 2 직렬 데이터 그룹(SD2<1:4>)을 조합하는데, 상기 클럭(CLK)의 라이징 에지(Rising Edge)와 폴링 에지(Falling Edge)에 각각 상기 제 1 직렬 데이터 그룹(SD1<1:4>)과 상기 제 2 직렬 데이터 그룹(SD2<1:4>)의 각 데이터 비트들을 한 비트씩 교대로 출력하는 동작을 수행한다. 이에 따라, 상기 제 3 직렬 데이터 그룹(SD3<1:8>)은 상기 제 1 직렬 데이터 그룹(SD1<1:4>)과 상기 제 2 직렬 데이터 그룹(SD2<1:4>)의 데이터 비트들이 교대로 조합된 형태가 된다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 정렬 회로는, 상기 클럭(CLK)을 복수의 분주비로 분주하고 이들을 이용하여 상기 어드레스 그룹(ADD<1:3>)을 각각 래치하여 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)을 생성한다. 그리고, 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)을 이용하여 상기 병렬 데이터 그룹(PD<1:8>)을 2:1 먹싱하는 동작을 복수 회 실시하여 상기 제 1 직렬 데이터 그룹(SD1<1:4>)을 생성한다. 또한, 상기 클럭(CLK)을 복수의 분주비로 분주하고 이들을 이용하여 상기 어드레스 그룹(ADD<1:3>)을 각각 래치하여 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)을 생성하되, 상기 정렬 타입 신호(ALT)에 응답하여 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)의 상태를 조정한 후, 이를 이용하여 상기 병렬 데이터 그룹(PD<1:8>)을 2:1 먹싱하는 동작을 복수 회 실시하여 상기 제 2 직렬 데이터 그룹(SD2<1:4>)을 생성한다. 이후, 상기 클럭(CLK)에 응답하여 상기 제 1 직렬 데이터 그룹(SD1<1:4>)과 상기 제 2 직렬 데이터 그룹(SD2<1:4>)을 조합하여 상기 제 3 직렬 데이터 그룹(SD3<1:8>)을 생성한다.
이처럼, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 정렬 회 로는, 비교적 간단한 구성을 이용하여 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)과 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)을 생성하므로, 고속 동작에 적합하도록 활용될 수 있다. 또한, 상기 정렬 타입 신호(ALT)에 응답하여 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)의 상태를 변경함으로써, 상기와 같이 간단한 구성을 통해 복수의 데이터 정렬 타입을 정의할 수 있다.
도 3은 도 2에 도시한 제어부의 상세 구성도이다.
도시한 바와 같이, 상기 제어부(10)는, 상기 어드레스 그룹(ADD<1:3>), 상기 클럭(CLK) 및 상기 레이턴시 신호(LTC)에 응답하여 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)을 생성하는 제 1 제어부(110); 상기 정렬 타입 신호(ALT)와 상기 어드레스 그룹(ADD<1:3>)의 상기 제 1 어드레스(ADD<1>) 및 제 2 어드레스(ADD<2>)를 조합하여 타입 제어 어드레스(ADD_TCTRL)를 생성하는 타입 제어부(120); 및 상기 클럭(CLK) 및 상기 레이턴시 신호(LTC), 상기 어드레스 그룹(ADD<1:3>)의 상기 제 1 어드레스(ADD<1>), 제 3 어드레스(ADD<3>) 및 상기 타입 제어 어드레스(ADD_TCTRL)에 응답하여 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)을 생성하는 제 2 제어부(120);를 포함한다.
이처럼, 상기 어드레스 그룹(ADD<1:3>)은 상기 제 1 어드레스(ADD<1>), 상기 제 2 어드레스(ADD<2>) 및 상기 제 3 어드레스(ADD<3>)를 포함한다. 그리고, 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)은 제 1-1 제어 신호(CTRL1A), 제 1-2 제어 신호(CTRL2A) 및 제 1-3 제어 신호(CTRL3A)를 포함하고, 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)은 제 2-1 제어 신호(CTRL1B), 제 2-2 제어 신호(CTRL2B) 및 제 2-3 제어 신호(CTRL3B)를 포함한다.
여기에서, 상기 제 1 제어부(110)는, 상기 클럭(CLK)을 1분주하고, 상기 레이턴시 신호(LTC)에 응답하여 상기 제 1 어드레스(ADD<1>)를 래치하여 상기 제 1-1 제어 신호(CTRL1A)를 생성하는 제 1 1분주부(112); 상기 클럭(CLK)을 2분주하고, 상기 레이턴시 신호(LTC)에 응답하여 상기 제 2 어드레스(ADD<2>)를 래치하여 상기 제 1-2 제어 신호(CTRL2A)를 생성하는 제 1 2분주부(114); 및 상기 클럭(CLK)을 4분주하고, 상기 레이턴시 신호(LTC)에 응답하여 상기 제 3 어드레스(ADD<3>)를 래치하여 상기 제 1-3 제어 신호(CTRL3A)를 생성하는 제 1 4분주부(116);를 포함한다.
또한, 상기 타입 제어부(120)는, 상기 정렬 타입 신호(ALT)를 입력 받는 제 1 인버터(IV1); 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 1 어드레스(ADD<1>)를 입력 받는 낸드게이트(ND); 및 상기 낸드게이트(ND)의 출력 신호와 상기 제 2 어드레스(ADD<2>)를 입력 받아 상기 타입 제어 어드레스(ADD_TCTRL)를 출력하는 배타적 노어게이트(XNR);를 포함한다.
그리고, 상기 제 2 제어부(130)는, 상기 클럭(CLK)을 입력 받는 제 2 인버터(IV2); 상기 제 2 인버터(IV2)로부터 출력되는 클럭을 1분주하고, 상기 레이턴시 신호(LTC)에 응답하여 상기 제 1 어드레스(ADD<1>)를 래치하여 상기 제 2-1 제어 신호(CTRL1B)를 생성하는 제 2 1분주부(132); 상기 제 2 인버터(IV2)로부터 출력되는 클럭을 2분주하고, 상기 레이턴시 신호(LTC)에 응답하여 상기 타입 제어 어드레스(ADD_TCTRL)를 래치하여 상기 제 2-2 제어 신호(CTRL2B)를 생성하는 제 2 2분주 부(134); 및 상기 제 2 인버터(IV2)로부터 출력되는 클럭을 4분주하고, 상기 레이턴시 신호(LTC)에 응답하여 상기 제 3 어드레스(ADD<3>)를 래치하여 상기 제 2-3 제어 신호(CTRL3B)를 생성하는 제 2 4분주부(136);를 포함한다.
이와 같이 구성된 상기 제어부(10)의 상기 제 1 제어부(110)는, 상기 클럭(CLK)의 한 주기 동안 상기 제 1 어드레스(ADD<1>)를 상기 제 1-1 제어 신호(CTRL1A)로서 출력하고, 상기 클럭(CLK)의 두 주기 동안 상기 제 2 어드레스(ADD<2>)를 상기 제 1-2 제어 신호(CTRL2A)로서 출력하며, 상기 클럭(CLK)의 네 주기 동안 상기 제 3 어드레스(ADD<3>)를 상기 제 1-3 제어 신호(CTRL3A)로서 출력한다.
상기 타입 제어부(120)는 상기 정렬 타입 신호(ALT)의 상태에 따라 다른 값을 갖는 상기 타입 제어 어드레스(ADD_TCTRL)를 출력하게 된다. 도시한 구조에서는, 상기 정렬 타입 신호(ALT)의 전위가 로우 레벨(Low Level)인 경우, 상기 제 1 어드레스(ADD<1>)와 상기 제 2 어드레스(ADD<2>)의 논리값이 같으면 로우 레벨의 전위를 갖고, 논리값이 다르면 하이 레벨(High Level)의 전위를 갖는 상기 타입 제어 어드레스(ADD_TCTRL)를 생성한다. 반면에, 상기 정렬 타입 신호(ALT)의 전위가 하이 레벨인 경우, 상기 제 2 어드레스(ADD<2>)와 같은 논리값을 갖는 상기 타입 제어 어드레스(ADD_TCTRL)를 생성한다.
상기 제 2 제어부(130)는 상기 제 1 제어부(110)와 유사한 동작을 수행하며, 상기 클럭(CLK)의 한 주기 동안 상기 제 1 어드레스(ADD<1>)를 상기 제 2-1 제어 신호(CTRL1B)로서 출력하고, 상기 클럭(CLK)의 두 주기 동안 상기 타입 제어 어드 레스(ADD_TCTRL)를 상기 제 2-2 제어 신호(CTRL2B)로서 출력하며, 상기 클럭(CLK)의 네 주기 동안 상기 제 3 어드레스(ADD<3>)를 상기 제 2-3 제어 신호(CTRL3B)로서 출력한다. 이 때, 상기 제 2 제어부(130)는 상기 제 2 인버터(IV2)로부터 출력되는, 상기 클럭(CLK)과 반대의 위상을 갖는 클럭을 이용하는데, 이는 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)과 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)은 서로 상기 클럭(CLK)의 반주기만큼의 타이밍 차이를 갖는 것이 바람직하기 때문이다.
이와 같이, 상기 제어부(10)는 상기 클럭(CLK)을 각각 1분주, 2분주 및 4분주하고, 이들을 이용하여 각각의 어드레스를 래치하는 동작을 수행함으로써, 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)과 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)을 생성한다. 이후, 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)과 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)은 각각 데이터를 2:1 먹싱하는 데에 사용되는데, 이처럼 각 신호들의 인에이블 구간의 길이가 상이하므로, 각 신호들이 통과시킬 수 있는 데이터 비트의 수가 달라지게 된다.
도 4a는 도 3에 도시한 제 1 1분주부의 상세 구성도로서, 상기 제 1 1분주부(112)와 상기 제 2 1분주부(132)는 같은 형태로 구성되므로, 설명의 편의를 위해 상기 제 1 1분주부(112)만을 나타낸 것이다.
도시한 바와 같이, 상기 제 1 1분주부(112)는, 상기 레이턴시 신호(LTC)에 응답하여 상기 제 1 어드레스(ADD<1>) 또는 상기 제 1-1 제어 신호(CTRL1A)를 선택적으로 통과시키는 제 1 먹스(MUX1); 및 상기 클럭(CLK)에 응답하여 상기 제 1 먹 스(MUX1)의 출력 신호를 래치하고 상기 제 1-1 제어 신호(CTRL1A)를 출력하는 제 1 플립플롭(FF1);을 포함한다.
이와 같은 구성에 의해, 상기 제 1 어드레스(ADD<1>)는 상기 클럭(CLK)의 한 주기 동안 상기 제 1-1 제어 신호(CTRL1A)로서 출력될 수 있다.
도 4b는 도 3에 도시한 제 1 2분주부의 상세 구성도로서, 상기 제 1 2분주부(114)와 상기 제 2 2분주부(134)는 같은 형태로 구성되므로, 설명의 편의를 위해 상기 제 1 2분주부(114)만을 나타낸 것이다.
도시한 바와 같이, 상기 제 1 2분주부(114)는, 상기 레이턴시 신호(LTC)에 응답하여 상기 제 2 어드레스(ADD<2>) 또는 반전된 제 1-2 제어 신호(/CTRL2A)를 선택적으로 통과시키는 제 2 먹스(MUX2); 및 상기 클럭(CLK)에 응답하여 상기 제 2 먹스(MUX2)의 출력 신호를 래치하고 상기 제 1-2 제어 신호(CTRL2A)를 출력하는 제 2 플립플롭(FF2);을 포함한다.
이와 같은 구성에 의해, 상기 제 2 어드레스(ADD<2>)는 상기 클럭(CLK)의 두 주기 동안 상기 제 1-2 제어 신호(CTRL2A)로서 출력될 수 있다.
도 4c는 도 3에 도시한 제 1 4분주부의 상세 구성도로서, 상기 제 1 4분주부(116)와 상기 제 2 4분주부(136)는 같은 형태로 구성되므로, 설명의 편의를 위해 상기 제 1 4분주부(116)만을 나타낸 것이다.
도시한 바와 같이, 상기 제 1 4분주부(116)는, 상기 레이턴시 신호(LTC)에 응답하여 상기 제 3 어드레스(ADD<3>)와 반전된 제 1-3 제어 신호(/CTRL3A)를 선택적으로 통과시키는 제 3 먹스(MUX3); 상기 클럭(CLK)에 응답하여 상기 제 3 먹 스(MUX3)의 출력 신호를 래치하는 제 3 플립플롭(FF3); 상기 레이턴시 신호(LTC)에 응답하여 상기 제 3 어드레스(ADD<3>) 또는 상기 제 3 플립플롭(FF3)의 출력 신호를 선택적으로 통과시키는 제 4 먹스(MUX4); 및 상기 클럭(CLK)에 응답하여 상기 제 4 먹스(MUX4)의 출력 신호를 래치하고 상기 제 1-3 제어 신호(CTRL3A)를 출력하는 제 4 플립플롭(FF4);을 포함한다.
이와 같은 구성에 의해, 상기 제 3 어드레스(ADD<3>)는 상기 클럭(CLK)의 네 주기 동안 상기 제 1-3 제어 신호(CTRL3A)로서 출력될 수 있다.
도 5는 도 2에 도시한 제 1 정렬부와 제 2 정렬부의 상세 구성도이다.
도시한 바와 같이, 상기 제 1 정렬부(20)는, 상기 제 1-1 제어 신호(CTRL1A)에 응답하여 상기 병렬 데이터 그룹(PD<1:8>)을 2:1 먹싱하는 제 1 먹스부(210); 상기 제 1-2 제어 신호(CTRL2A)에 응답하여 상기 제 1 먹스부(210)로부터 출력되는 데이터 그룹을 2:1 먹싱하는 제 2 먹스부(220); 및 상기 제 1-3 제어 신호(CTRL3A)에 응답하여 상기 제 2 먹스부(220)로부터 출력되는 데이터 그룹을 2:1 먹싱하여 상기 제 1 직렬 데이터 그룹(SD1<1:4>)을 출력하는 제 3 먹스부(230);를 포함한다.
여기에서, 상기 제 1 먹스부(210)는 4개의 먹스(MUX5 ~ MUX8)를 포함하고, 상기 제 2 먹스부(220)는 2개의 먹스(MUX9, MUX10)를 포함하며, 상기 제 3 먹스부(230)는 1개의 먹스(MUX11)를 포함하여 구성된다.
또한, 상기 제 2 정렬부(30)는, 상기 제 2-1 제어 신호(CTRL1B)에 응답하여 상기 병렬 데이터 그룹(PD<1:8>)을 2:1 먹싱하는 제 4 먹스부(310); 상기 제 2-2 제어 신호(CTRL2B)에 응답하여 상기 제 4 먹스부(310)로부터 출력되는 데이터 그룹 을 2:1 먹싱하는 제 5 먹스부(320); 및 상기 제 2-3 제어 신호(CTRL3B)에 응답하여 상기 제 5 먹스부(320)로부터 출력되는 데이터 그룹을 2:1 먹싱하여 상기 제 2 직렬 데이터 그룹(SD2<1:4>)으로서 출력하는 제 6 먹스부(330);를 포함한다.
여기에서, 상기 제 4 먹스부(310)는 4개의 먹스(MUX12 ~ MUX15)를 포함하고, 상기 제 5 먹스부(320)는 2개의 먹스(MUX16, MUX17)를 포함하며, 상기 제 3 먹스부(330)는 1개의 먹스(MUX18)를 포함하여 구성된다.
도시하지는 않았지만, 상기 데이터 조합부(40)는 하나의 먹스를 포함하여 구성됨이 바람직하다.
이와 같은 상기 제 1 정렬부(20) 및 상기 제 2 정렬부(30)의 구성에 의해, 상기 병렬 데이터 그룹(PD<1:8>)은 각각 상기 제 1 직렬 데이터 그룹(SD1<1:4>)과 상기 제 2 직렬 데이터 그룹(SD2<1:4>)으로서 정렬되며, 이후 상기 데이터 조합부(40)에 의해 상기 제 3 직렬 데이터 그룹(SD3<1:8>)으로서 정렬된다.
예를 들어, 상기 어드레스 그룹(ADD<1:3>)이 (0, 0, 1)의 논리값을 갖고, 상기 정렬 타입 신호(ALT)의 논리값이 ‘0’이면 상기 타입 제어 어드레스(ADD_TCTRL)의 논리값은 ‘1’이 된다. 이 때, 상기 제 1 먹스부(210)는 D<2>, D<4>, D<6>, D<8>의 병렬 데이터를 출력하고, 상기 제 4 먹스부(310)는 D<3>, D<1>, D<7>, D<5>의 병렬 데이터를 출력한다. 그리고, 상기 제 2 먹스부(220)는 D<2>, D<4>의 직렬 데이터와 D<6>, D<8>의 직렬 데이터를 출력하고, 상기 제 5 먹스부(320)는 D<3>, D<1>의 직렬 데이터와 D<7>, D<5>의 직렬 데이터를 출력한다. 이후, 상기 제 3 먹스부(230)는 D<2>, D<4>, D<6>, D<8>의 직렬 데이터를 상기 제 1 직렬 데이터 그룹(SD1<1:4>)으로서 출력하고, 상기 제 6 먹스부(330)는 D<3>, D<1>, D<7>, D<5>의 직렬 데이터를 상기 제 2 직렬 데이터 그룹(SD2<1:4>)으로서 출력한다. 상기 데이터 조합부(40)는 이와 같은 상기 제 1 직렬 데이터 그룹(SD1<1:4>)과 상기 제 2 직렬 데이터 그룹(SD2<1:4>)을 조합하여 D<2>, D<3>, D<4>, D<1>, D<6>, D<7>, D<8>, D<5>의 직렬 데이터를 상기 제 3 직렬 데이터 그룹(SD3<1:8>)으로서 출력한다.
이 경우, 상기 정렬 타입 신호(ALT)의 논리값이 ‘1’이면 상기 타입 제어 어드레스(ADD_TCTRL)의 논리값은 ‘0’이 된다. 이 때, 상기 제 1 먹스부(210)는 D<2>, D<4>, D<6>, D<8>의 병렬 데이터를 출력하고, 상기 제 4 먹스부(310)는 D<1>, D<3>, D<5>, D<7>의 병렬 데이터를 출력한다. 그리고, 상기 제 2 먹스부(220)는 D<2>, D<4>의 직렬 데이터와 D<6>, D<8>의 직렬 데이터를 출력하고, 상기 제 5 먹스부(320)는 D<1>, D<3>의 직렬 데이터와 D<5>, D<7>의 직렬 데이터를 출력한다. 이후, 상기 제 3 먹스부(230)는 D<2>, D<4>, D<6>, D<8>의 직렬 데이터를 상기 제 1 직렬 데이터 그룹(SD1<1:4>)으로서 출력하고, 상기 제 6 먹스부(330)는 D<1>, D<3>, D<5>, D<7>의 직렬 데이터를 상기 제 2 직렬 데이터 그룹(SD2<1:4>)으로서 출력한다. 상기 데이터 조합부(40)는 이와 같은 상기 제 1 직렬 데이터 그룹(SD1<1:4>)과 상기 제 2 직렬 데이터 그룹(SD2<1:4>)을 조합하여 D<2>, D<1>, D<4>, D<3>, D<6>, D<5>, D<8>, D<7>의 직렬 데이터를 상기 제 3 직렬 데이터 그룹(SD3<1:8>)으로서 출력한다.
상기 어드레스 그룹(ADD<1:3>)의 논리값과 상기 정렬 타입 신호(ALT)의 논리 값에 따른 상기 제 3 직렬 데이터 그룹(SD3<1:8>)의 조합 순서는 아래의 표를 참조하여 용이하게 이해할 수 있다. 아래의 표에는 상기 어드레스 그룹(ADD<1:3>)이 각각 갖는 논리값과, 상기 정렬 타입 신호(ALT)에 의해 정의되는 타입에 의한 데이터 정렬 순서가 표현되어 있다. 각 데이터 비트를 표시하는 ‘D’ 표현은 생략하였다.
[표]
ADD<3> ADD<2> ADD<1> ALT ‘0’ ALT ‘1’
0 0 0 1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8
0 0 1 2 3 4 1 6 7 8 5 2 1 4 3 6 5 8 7
0 1 0 3 4 1 2 7 8 5 6 3 4 1 2 7 8 5 6
0 1 1 4 1 2 3 8 5 6 7 4 3 2 1 8 7 6 5
1 0 0 5 6 7 8 1 2 3 4 5 6 7 8 1 2 3 4
1 0 1 6 7 8 5 2 3 4 1 6 5 8 7 2 1 4 3
1 1 0 7 8 5 6 3 4 1 2 7 8 5 6 3 4 1 2
1 1 1 8 5 6 7 4 1 2 3 8 7 6 5 4 3 2 1
이처럼, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 정렬 회로는, 상기 어드레스 그룹(ADD<1:3>)의 논리값에 대응하여 상기 제 1 제어 신호 그룹(CTRL1A ~ CTRL3A)과 상기 제 2 제어 신호 그룹(CTRL1B ~ CTRL3B)을 생성하고, 이들을 이용하여 상기와 같이 제 3 직렬 데이터 그룹(SD3<1:8>)을 생성할 수 있다. 그리고, 간단한 회로 구성을 이용하여 상기 정렬 타입 신호(ALT)가 갖는 논리값에 따라 상기 데이터들의 정렬 타입을 용이하게 변경할 수 있다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 데이터 정렬 회로는, 2:1 먹스들의 조합을 이용하여 제어 신호 그룹들을 생성하는데, 이는 종래의 회로 구성에 비해 현저히 간소화된 구성이다. 따라서, 상기 데이터 정렬 회로를 구비하는 반도체 메모리 장치는 보다 용이하게 고속 동작에 적용될 수 있다. 또한, 정렬 타입 신호에 응답하여 데이터의 정렬 타입을 변경 가능하게 하는 회로 구성을 구비함으로써, 간단한 회로 구성만으로도 복수의 데이터 타입을 정의할 수 있다는 장점을 획득한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 반도체 메모리 장치의 데이터 정렬 회로의 제어 신호 생성부의 개략적인 구성도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 정렬 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 제어부의 상세 구성도,
도 4a는 도 3에 도시한 제 1 1분주부의 상세 구성도,
도 4b는 도 3에 도시한 제 1 2분주부의 상세 구성도,
도 4c는 도 3에 도시한 제 1 4분주부의 상세 구성도,
도 5는 도 2에 도시한 제 1 정렬부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 제어부 20 : 제 1 정렬부
30 : 제 2 정렬부 40 : 데이터 조합부

Claims (17)

  1. 어드레스 그룹, 클럭 및 레이턴시 신호에 응답하여 제 1 제어 신호 그룹을 생성하는 제 1 제어부;
    상기 어드레스 그룹, 상기 클럭 및 상기 레이턴시 신호에 응답하여 제 2 제어 신호 그룹을 생성하는 제 2 제어부;
    상기 제 1 제어 신호 그룹에 응답하여 병렬 데이터 그룹을 제 1 직렬 데이터 그룹으로 정렬하는 제 1 정렬부; 및
    상기 제 2 제어 신호 그룹에 응답하여 상기 병렬 데이터 그룹을 제 2 직렬 데이터 그룹으로 정렬하는 제 2 정렬부;
    를 포함하는 반도체 메모리 장치의 데이터 정렬 회로.
  2. 제 1 항에 있어서,
    상기 제 1 제어부는, 상기 레이턴시 신호가 입력되면 상기 클럭을 1분주, 2분주 및 4분주하고, 분주된 클럭들을 이용하여 상기 어드레스 그룹의 각 어드레스를 각각 래치하여 상기 제 1 제어 신호 그룹을 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  3. 제 1 항에 있어서,
    상기 제 2 제어부는, 정렬 타입 신호의 논리값에 따라 상기 제 2 제어 신호 그룹의 상태를 제어하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  4. 제 3 항에 있어서,
    상기 어드레스 그룹은 제 1 어드레스, 제 2 어드레스 및 제 3 어드레스를 포함하며,
    상기 제 2 제어부는, 상기 레이턴시 신호가 입력되면 상기 클럭을 1분주하여 상기 제 1 어드레스를 래치하여 제 1 제어 신호를 생성하고, 상기 클럭을 2분주하여 상기 제 1 어드레스, 상기 제 2 어드레스 및 상기 정렬 타입 신호를 조합함에 의해 생성되는 신호를 래치하여 제 2 제어 신호를 생성하고, 상기 클럭을 4분주하여 상기 제 3 어드레스를 래치하여 제 3 제어 신호를 생성하며, 상기 제 1 내지 제 3 제어 신호를 상기 제 2 제어 신호 그룹으로서 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  5. 제 1 항에 있어서,
    상기 제 1 정렬부는, 상기 제 1 제어 신호 그룹에 응답하여 상기 병렬 데이터 그룹을 2:1 먹싱하는 동작을 복수 회 실시하여, 상기 제 1 직렬 데이터 그룹을 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  6. 제 1 항에 있어서,
    상기 제 2 정렬부는, 상기 제 2 제어 신호 그룹에 응답하여 상기 병렬 데이터 그룹을 2:1 먹싱하는 동작을 복수 회 실시하여, 상기 제 2 직렬 데이터 그룹을 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  7. 제 1 항에 있어서,
    상기 클럭에 응답하여 상기 제 1 직렬 데이터 그룹과 상기 제 2 직렬 데이터 그룹을 조합하여 제 3 직렬 데이터 그룹을 출력하는 데이터 조합부를 추가로 포함하는 반도체 메모리 장치의 데이터 정렬 회로.
  8. 클럭을 1분주하고 이를 이용하여 제 1 어드레스를 래치함에 의해 생성된 제 1 제어 신호에 응답하여 병렬 데이터 그룹을 2:1 먹싱하는 제 1 먹스부;
    상기 클럭을 2분주하고 이를 이용하여 제 2 어드레스를 래치함에 의해 생성된 제 2 제어 신호에 응답하여 상기 제 1 먹스부로부터 출력되는 데이터 그룹을 2:1 먹싱하는 제 2 먹스부;
    상기 클럭을 4분주하고 이를 이용하여 제 3 어드레스를 래치함에 의해 생성된 제 3 제어 신호에 응답하여 상기 제 2 먹스부로부터 출력되는 데이터 그룹을 2:1 먹싱하는 제 3 먹스부; 및
    상기 클럭에 응답하여 상기 제 3 먹스부로부터 출력되는 데이터 그룹을 2:1 먹싱하여 직렬 데이터 그룹을 출력하는 제 4 먹스부;
    를 포함하는 반도체 메모리 장치의 데이터 정렬 회로.
  9. 제 8 항에 있어서,
    상기 제 2 먹스부는 네 개의 데이터 그룹을 출력하고, 상기 제 3 먹스부는 두 개의 데이터 그룹을 출력하며, 상기 제 4 먹스부는 상기 제 3 먹스부로부터 출력되는 두 개의 데이터 그룹의 각 비트들을 교대로 추출하여 상기 직렬 데이터 그룹을 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  10. 제 9 항에 있어서,
    정렬 타입 신호와 어드레스들을 조합하여 상기 2 제어 신호의 상태를 제어하는 타입 제어부를 추가로 포함하는 반도체 메모리 장치의 데이터 정렬 회로.
  11. 어드레스 그룹, 클럭 및 레이턴시 신호에 응답하여 제 1 제어 신호 그룹과 제 2 제어 신호 그룹을 생성하되, 정렬 타입 신호에 응답하여 상기 제 2 제어 신호 그룹의 상태를 변경하는 제어부;
    상기 제 1 제어 신호 그룹에 응답하여 병렬 데이터 그룹을 제 1 직렬 데이터 그룹으로 정렬하는 제 1 정렬부;
    상기 제 2 제어 신호 그룹에 응답하여 상기 병렬 데이터 그룹을 제 2 직렬 데이터 그룹으로 정렬하는 제 2 정렬부; 및
    상기 클럭에 응답하여 상기 제 1 직렬 데이터 그룹과 상기 제 2 직렬 데이터 그룹을 조합하여 제 3 직렬 데이터 그룹을 출력하는 데이터 조합부;
    를 포함하는 반도체 메모리 장치의 데이터 정렬 회로.
  12. 제 11 항에 있어서,
    상기 제어부는,
    상기 어드레스 그룹, 상기 클럭 및 상기 레이턴시 신호에 응답하여 상기 제 1 제어 신호 그룹을 생성하는 제 1 제어부;
    상기 정렬 타입 신호와 상기 어드레스 그룹에 포함되는 어드레스들을 조합하여 타입 제어 어드레스를 생성하는 타입 제어부; 및
    상기 클럭 및 상기 레이턴시 신호, 상기 어드레스 그룹에 포함되는 어드레스들 및 상기 타입 제어 어드레스에 응답하여 상기 제 2 제어 신호 그룹을 생성하는 제 2 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  13. 제 12 항에 있어서,
    상기 제 1 제어부는, 상기 레이턴시 신호가 입력되면 상기 클럭을 1분주, 2분주 및 4분주하고, 분주된 클럭들을 이용하여 상기 어드레스 그룹의 각 어드레스를 각각 래치하여 상기 제 1 제어 신호 그룹을 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  14. 제 12 항에 있어서,
    상기 레이턴시 신호가 입력되면 상기 클럭을 1분주, 2분주 및 4분주하고, 분주된 클럭들을 이용하여 상기 어드레스 그룹의 각 어드레스와 상기 타입 제어 어드레스를 각각 래치하여 상기 제 2 제어 신호 그룹을 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  15. 제 11 항에 있어서,
    상기 제 1 정렬부는, 상기 제 1 제어 신호 그룹에 응답하여 상기 병렬 데이터 그룹을 2:1 먹싱하는 동작을 복수 회 실시하여, 상기 제 1 직렬 데이터 그룹을 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  16. 제 11 항에 있어서,
    상기 제 2 정렬부는, 상기 제 2 제어 신호 그룹에 응답하여 상기 병렬 데이터 그룹을 2:1 먹싱하는 동작을 복수 회 실시하여, 상기 제 2 직렬 데이터 그룹을 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
  17. 제 11 항에 있어서,
    상기 데이터 조합부는 상기 제 1 직렬 데이터 그룹과 상기 제 2 직렬 데이터 그룹의 각 비트들을 교대로 추출하여 상기 제 3 직렬 데이터 그룹을 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 정렬 회로.
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