KR100330162B1

KR100330162B1 - 멀티 소오스 인터페이스 회로

Info

Publication number: KR100330162B1
Application number: KR1020000018995A
Authority: KR
Inventors: 전성곤
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-04-11
Filing date: 2000-04-11
Publication date: 2002-03-28
Also published as: KR20010100299A

Abstract

여기에 다수의 신호원으로부터 각 신호를 받아들여 그 신호를 처리하기 위한 신호 처리 장치로 제공하는 멀티 소오스 인터페이스 회로가 개시된다. 멀티 소오스 인터페이스 회로는 다수개의 신호원들과 신호 처리기 사이에 구성되어 각 신호원으로부터 입력되는 신호들을 순차적으로 신호 처리기로 제공한다. 그러므로 신호 처리기는 신호 입력을 위한 적어도 하나의 입력포트만을 구비한다고 하더라도 상기 인터페이스 회로를 통해 다수개의 신호원으로부터 제공되는 신호들을 입력받아 처리할 수 있다.

Description

멀티 소오스 인터페이스 회로{MULTI SOURCE INTERFACE CIRCUIT}

본 발명은 신호원(signal source)과 그 신호를 처리하기 위한 신호 처리기(signal processor)간에 구성되는 인터페이스 회로(interface circuit)에 관한 것으로, 구체적으로는 다수개의 신호원(multi source)으로부터 신호를 받아들여신호 처리기로 제공하는 다중 소오스 인터페이스 회로(multi source interface circuit)에 관한 것이다.

신호 처리기는 신호원으로부터의 신호를 입력받기 위한 포트를 구비한다. 다수의 신호원으로부터 제공되는 다수개의 신호들을 입력받기 위해서는 신호 처리기가 다중 포트를 지원해야 하는데, 실제적으로 각 신호원의 신호의 수가 많은 경우 신호 처리기를 하나의 패키지(package)로 구성하는데 어려움이 따르며, 하나의 패키지로 제작한다고 할지라도 그 제조 단가가 너무 높아 현실적이지 못할 수 있다.

예를 들어, 4개의 입력포트를 지원하는 영상 신호 처리기(video signal processor)를 하나의 패키지로 구현하는 경우 최소한도로 요구되는 핀 수는 하기 표 1과 같다.

[표 1]

핀 종류	핀 수
입력 핀 수	4*(48+4) = 206
출력 핀 수	48+4 = 52
메모리 인터페이스 핀 수	16+48+10 = 74
OSD 인터페이스 핀 수	6
제어 인터페이스 핀 수	4
전원(Vcc, GND)	344*0.4(40% of net pin) = 138
합계	482

상기 표 1과 같이, 최소한도로 요구되는 핀 수는 최소 482개가된다. 그런데, 이 정도의 핀 수를 갖는 영상 신호 처리기를 하나의 패키지를 제작하는 것은 제조 단가가 너무 높아 현실적이지 못하다. 현재, 영상 신호 처리기는 최대 두 개의 신호원으로부터 비디오 신호를 입력받아 처리 할 수 있도록 두 개의 입력포트를 가지는 정도가 현실적으로 구현 가능한 범위로 알려져 있다. 이 경우 영상 신호처리기에 구비될 최소 핀 수는 하기 표 2와 같다.

[표 2]

핀 종류	핀 수
입력 핀 수	2*(48+4) = 104
출력 핀 수	48+4 = 52
메모리 인터페이스 핀 수	16+48+10 = 74
OSD 인터페이스 핀 수	6
제어 인터페이스 핀 수	4
전원(Vcc, GND)	240*0.4(40% of net pin) = 96
합계	336

이상과 같이, 다수개의 신호원으로부터 신호를 입력받아 처리하기 위한 신호 처리기를 하나의 패키지로 구현하는 것이 어렵기 때문에 이를 위한 새로운 방식의 인터페이스 회로가 필요하다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 다수의 신호원과 신호 처리기 사이에서 각 신호원으로부터 입력되는 신호들을 신호처리기로 제공할 수 있는 다중 소오스 인터페이스 회로를 제공하는데 있다.

도 1은 본 발명의 멀티 소오스 인터페이스 회로의 전반적인 회로 구성을 보여주는 블록도;

도 2는 도 1에 도시된 T 버퍼 회로의 상세 회로도;

도 3은 도 1에 도시된 스트로브 신호 발생기의 상세 회로도;

도 4는 도 1에 도시된 입력 디먹스 버퍼 회로의 상세 회로도; 그리고

도 5는 도 1의 멀티 소오스 인터페이스 회로의 동작 타이밍도이다.

*도면의 주요 부분에 대한 부호의 설명*

10: 멀티 소오스 20: 신호 입력 회로

30: 클락 발생기 40: 스트로브 신호 발생기

50: 디먹스 버퍼 회로 60: 데이터 처리기

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 멀티 소오스 인터페이스 회로는: 스트로브 신호를 제공하는 스트로브 신호 발생기; 클락 신호를 제공하는 클락 발생기; 상기 스트로브 신호 및 클락 신호에 동기되어 동작하고, 다수개의 신호원들로부터의 신호들을 순차적으로 입력받는 신호 입력 회로 및; 상기 스트로브 신호 및 클락 신호에 동기되어 동작하고, 상기 신호원들과 대응하는 다수개의 버퍼들을 구비하여 상기 신호 입력 회로를 통해 입력되는 신호들을 각기 대응하는 버퍼들에 저장하여 신호 처리기로 제공하는 디먹스 버퍼 회로를 포함한다.

본 발명의 바람직한 실시예에 있어서, 상기 스트로브 신호 발생기는 상기 클락 신호를 입력하여 카운트 동작하는 다운 카운터와 상기 다운 카운터의 카운트 값을 제공하기 위한 레지스터를 포함하고, 상기 레지스터에 저장되는 카운트 값은 상기 신호원의 개수와 동일하다.

본 발명의 바람직한 실시예에 있어서, 상기 신호 입력 회로는 상기 클락 신호를 입력하여 카운트 동작하는 다운 카운터, 상기 다운 카운터의 출력을 오아 연산하여 출력하는 오아 게이트 및, 상기 오아 게이트의 출력에 의해 출력 인에이블되는 다수개의 버퍼를 포함한다.

본 발명의 바람직한 실시예에 있어서, 상기 디먹스 버퍼 회로는 상기 신호원들의 개수에 대응하는 다수개의 버퍼들, 상기 신호 입력 회로를 통해 입력되는 신호들을 래치하기 위한 데이터 래치, 상기 데이터 래치에 래치된 신호를 선택 신호에 따라 상기 다수개의버퍼들 중 어느 하나로 입력하는 디먹스 및, 상기 디먹스의 선택 신호를 제공하는 버퍼 선택 카운터를 포함한다.

(실시예)

이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

본 발명의 신규한 다중 소오스 인터페이스 회로는 다수개의 신호원과 신호 처리기 사이에 구성되어 각 신호원으로부터 입력되는 신호들을 순차적으로 신호 처리기로 제공한다. 그러므로 신호 처리기는 신호 입력을 위한 적어도 하나의 입력포트만을 구비한다고 하더라도 상기 인터페이스 회로를 통해 다수개의 신호원으로부터 신호를 입력받아 처리할 수 있다.

도 1은 본 발명의 멀티 소오스 인터페이스 회로의 전반적인 회로 구성을 보여주는 블록도이다. 도 1에 도시된 바와 같이, 본 발명의 멀티 소오스 인터페이스 회로는 다수개의 신호원들(10, 11, 12, 13)로부터 입력되는 신호들을 순차적으로 받아들이기 위한 신호 입력 회로(20), 클락 신호(clock signal)를 발생하기 위한 클락 발생기(30), 스트로브 신호(strobe signal)를 발생하기 위한 스트로브 신호 발생기(40), 신호 입력 회로(20)로부터 입력되는 신호들을 임시 저장하여 신호 처리기(60)로 제공하는 디먹스 버퍼 회로(50)로 구성된다. 신호 입력 회로(20)는 다수개의 T 버퍼들(20_1, 20_2, 20_3, 20_4)로 구성되는데, 스트로브 신호(ST) 및 클락 신호(CLK)에 동기해서 다수개의 신호원들(10, 11, 12, 13)로부터 입력되는 신호들을 순차적으로 받아들인다. 디먹스 버퍼 회로(50)는 신호 입력 회로(20)를 통해서 입력되는 신호들을 임시 저장한 후 신호 처리기(60)로 제공한다.

계속해서 첨부도면 도 2 내지 도 4를 참조하여 본 발명의 인터페이스 회로의 구체적인 구성과 그것의 동작들을 설명한다.

도 2는 도 1에 도시된 신호 입력 회로(20)의 상세 회로도이다. 도면을 참조하여, 신호 입력 회로(20)는 다수개의 T 버퍼들(20_1, 20_2, 20_3, 20_4)로 구성되는데, 이들은 다운 카운터(down counter)(22), 오아 게이트(OR gate)(24) 및, 신호원(10, 11, 12, 13)의 입력 신호의 수에 해당하는 수의 버퍼들(26)로 구성된다. 다운 카운터(22)의 카운트 출력은 오아 게이트(24)로 입력되고, 오아 게이트(24)의 출력은 다수개의 버퍼들(26)의 인에이블 신호로 제공된다. 다수개의 T버퍼들(20_1, 20_2, 20_3, 20_4)은 자신의 INDEX에 해당될 때 신호원(10, 11, 12, 13)으로부터의 입력 신호를 디먹스 버퍼 회로(50)로 출력한다.

도 3은 도 1에 도시된 스트로브 신호 발생기(40)의 상세 회로도이다. 도면을 참조하여, 스트로브 신호 발생기(40)는 다운 카운터(down counter)(42), 레지스터(register)(44), 노아 게이트(NOR gate)(46)로 구성된다. 다운 카운터(42)의 출력은 노아 게이트(46)를 통해 스트로브 신호(ST)로서 출력된다. 레지스터(44)에는 카운트 값이 저장되며, 이 값은 카운트 값은 신호원들(10, 11, 12, 13)의 개수에 해당되는 값이다. 본 실시예에서는 카운트 값을 입력하기 위해 레지스터(44)를 사용하였으나 풀업/풀다운(full-up/full-down) 저항을 사용하여 구성할 수도 있다.

도 4는 도 1에 도시된 입력 먹스 버퍼 회로의 상세 회로도이다. 도면을 참조하면, 디먹스 버퍼 회로(50)는 데이터 래치(52), 버퍼 선택 카운터(56), 디먹스(54) 그리고 신호원들(10, 11, 12, 13)의 개수와 동일한 다수개의 버퍼들(58)로 구성된다. 데이터 래치(52)는 인버터(IV50)를 통해 클락 신호(CLK)를 반전 입력받고, 이에 동기해서 신호 입력 회로(20)로부터 입력되는 신호를 래치한다. 버퍼 선택 카운터(56)는 스트로브 신호(ST)와 클락 신호(CLK)를 입력받아 카운트된 결과를 디먹스(54)의 선택 신호로 제공한다. 디먹스(54)는 데이터 래치(52)로부터 입력되는 신호를 버퍼 선택 카운터(56)에서 제공되는 선택 신호에 따라 버퍼들(58) 중의 어느 하나로 출력하여 저장한다. 신호 처리기(60)는 버퍼들(58)에 저장된 신호들을 순차적으로 읽어들여 처리한다.

이상과 같은 본 발명의 멀티 소오스 인터페이스 회로의 전반적인 동작을 보여주는 타이밍도가 도 5에 도시되어 있다. 도면을 참조하여, 본 발명의 멀티 소오스 인터페이스 회로는 다수개의 신호원들(10, 11, 12, 13)로부터 입력되는 신호들을 신호 입력 회로(20)를 통해서 순차적으로 입력받고, 해당되는 버퍼들(58)에 저장한다. 그리고 이렇게 저장된 신호들은 신호 처리기(60)에 의해 순차적으로 읽혀져 처리된다.

이상에서, 본 발명의 바람직한 실시예에 따른 멀티 소오스 인터페이스 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다는 것을 이 분야의 통상적인 기술자들은 잘 이해할 수 있을 것이다.

이상과 같은 본 발명에 의하면, 하나의 입력 포트만을 지원하는 신호 처리기라도 여러 개의 신호원으로부터 신호를 순차적으로 입력받아 처리할 수 있다. 그리고 이와 같은 방식에 의해 신호원을 자유롭게 증감할 수 있다.

Claims

스트로브 신호를 제공하는 스트로브 신호 발생기;

클락 신호를 제공하는 클락 발생기;

상기 스트로브 신호 및 클락 신호에 동기되어 동작하고, 다수개의 신호원들로부터의 신호들을 순차적으로 입력받는 신호 입력 회로;

상기 스트로브 신호 및 클락 신호에 동기되어 동작하고, 상기 신호원들과 대응하는 다수개의 버퍼들을 구비하여 상기 신호 입력 회로를 통해 입력되는 신호들을 각기 대응하는 버퍼들에 저장하여 신호 처리기로 제공하는 디먹스 버퍼 회로를 포함하는 멀티 소오스 인터페이스 회로.
제 1 항에 있어서,

상기 스트로브 신호 발생기는

상기 클락 신호를 입력하여 카운트 동작하는 다운 카운터와 상기 다운 카운터의 카운트 값을 제공하기 위한 레지스터를 포함하고, 상기 레지스터에 저장되는 카운트 값은 상기 신호원의 개수와 동일한 멀티 소오스 인터페이스 회로.
제 1 항에 있어서,

상기 신호 입력 회로는

상기 클락 신호를 입력하여 카운트 동작하는 다운 카운터, 상기 다운 카운터의 출력을 오아 연산하여 출력하는 오아 게이트 및, 상기 오아 게이트의 출력에 의해 출력 인에이블되는 다수개의 버퍼를 포함하는 멀티 소오스 인터페이스 회로.
제 1 항에 있어서,

상기 디먹스 버퍼 회로는

상기 신호원들의 개수에 대응하는 다수개의 버퍼들, 상기 신호 입력 회로를 통해 입력되는 신호들을 래치하기 위한 데이터 래치, 상기 데이터 래치에 래치된 신호를 선택 신호에 따라 상기 다수개의버퍼들 중 어느 하나로 입력하는 디먹스 및, 상기 디먹스의 선택 신호를 제공하는 버퍼 선택 카운터를 포함하는 멀티 소오스 인터페이스 회로.