JP2003502979A - パラレル式アナログ−デジタル・コンバータ - Google Patents

パラレル式アナログ−デジタル・コンバータ

Info

Publication number
JP2003502979A
JP2003502979A JP2001505138A JP2001505138A JP2003502979A JP 2003502979 A JP2003502979 A JP 2003502979A JP 2001505138 A JP2001505138 A JP 2001505138A JP 2001505138 A JP2001505138 A JP 2001505138A JP 2003502979 A JP2003502979 A JP 2003502979A
Authority
JP
Japan
Prior art keywords
parallel
adc
conversion
analog
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001505138A
Other languages
English (en)
Inventor
エクルンド、ヤン、エリク
Original Assignee
テレフオンアクチーボラゲツト エル エム エリクソン（パブル）
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テレフオンアクチーボラゲツト エル エム エリクソン（パブル） filed Critical テレフオンアクチーボラゲツト エル エム エリクソン（パブル）
Publication of JP2003502979A publication Critical patent/JP2003502979A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
    • H03M1/066—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching
    • H03M1/0673—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by continuously permuting the elements used, i.e. dynamic element matching using random selection of the elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 パラレル式ＡＤＣデバイスにおいては、多数のＡＤＣ（１３1，１３2，１３3，１３4）は並列に動作し、各ＡＤＣにおける変換プロセスは、他のＡＤＣのそのプロセスとオーバーラップする。ＡＤＣの数と、サンプルを取得しそして新たな変換プロセスをＡＤＣにおいて周期的に開始するサンプリング周期とを選択することによって、各瞬間において、少なくともＡＤＣ（１３5）がどのような変換も実行しないアイドリング中となるようにする。これらＡＤＣのうちの１つが行った変換の後、次のサンプリングした値をこのＡＤＣかあるいはそのアイドリング中の余分なＡＤＣで変換すべきであるかの選択を行う。この選択は、ランダムな方法または擬似ランダム方法で行うことができる。サンプリングした値の変換を行う次のエレメント・デバイスのこのような選択により、望ましくないトーンを構成しそして余分なＡＤＣのないパラレル式ＡＤＣデバイスの複合の出力信号に存在していた歪みパターンは、ノイズに変形されるが、その理由は、それらＡＤＣの変換特性の差異により生じる出力信号における誤差が、その選択プロセスによって、周波数ドメインにおいて分散されるからである。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、パラレル式アナログ−デジタル・コンバータと、並列で互いに独立
の動作プロセスにてアナログ値をデジタル値に変換する方法とに関するものであ
る。
【０００２】 （発明の背景） 無線通信機器においては、入来信号は、デジタル形態に変換しなければならな
い場合が頻繁にある。また、その機器から発すべきデジタル信号は、アナログ形
態に変換しなければならない場合もある。そのような通信において使用される簡
単な回路の代表的なものの回路図を、図１に示している。アナログ−デジタル・
コンバータ（ＡＤＣ）１は、ライン５に接続され、そしてデジタル・データを信
号プロセッサ９に対し送出し、そしてこの信号プロセッサ９は、ユーザ回路（図
示せず）と通信して、それに対し情報を送出する。実際の実施形態では、上記Ａ
ＤＣは、常に誤差を含む伝達関数を有している。この誤差は、信号対ノイズ比（
ＳＮＲ）並びにスプリアス無しのダイナミックレンジ（ＳＦＤＲ）の点で性能の
低下をもたらす。代表的な用途においては、ライン５は、アンテナ１０を使用す
る無線周波数受信のための何等かの装置８に接続している。
【０００３】 単一のアナログ−デジタル・コンバータは、ある種の用途に対しては遅すぎる
ことがある。このような場合、単一のまたは個別のＡＤＣ（ＡＤＣセルまたはＡ
ＤＣチャンネルと呼ぶ）を複数配列し、そしてこれが、連続的にサンプリングし
た値をサイクリックなプロセスにおいて変換し、そして各セルにおけるその変換
は、他のセルにおける変換と並列にあるいは時間的に多重化して実行し、そして
この変換プロセスは、連続的にサンプリングされたアナログ値に対して連続的な
時点で開始する。このような複合デバイスは、パラレル式ＡＤＣデバイス（ＰＳ
Ａ−ＡＤＣ）と呼ばれており、これについては、例えばスベンソン外（Christer
M. Svensson et al.）に対する米国特許5,585,796を参照されたい。図２におい
ては、ｍ個のチャンネルをもつそのようなパラレル式ＡＤＣデバイスを概略的に
示している。これの入力アナログ信号ＶSは、サンプル／ホールド回路１１1，１
１2，…１１m（各々のＡＤＣ１３1，１３2，…１３mに対し１つ）内のスイッチ
を、時間制御ユニット１５からのクロック信号によって制御されて連続的に閉じ
ることによりサンプリングし、これによって、ＶSの瞬時値をそれぞれのサンプ
ル／ホールド回路内に保持させるかまたは記憶させる。１つのサンプル／ホール
ド回路に接続したＡＤＣは、サンプル／ホールド回路に保持されたその値を、基
準値と比較する。ＡＤＣは、その出力ワードを出力ラインでマルチプレクサ１７
に送出し、そしてこのマルチプレクサから、デジタル・ワードのフローがデバイ
ス全体の出力として得られる。したがって、この複合デバイスからの信号全体の
情報の帯域幅は、単一のＡＤＣチャンネルからの帯域幅の多数のものとなる。
【０００４】 図３においては、図２の複合ＡＤＣデバイスにおける変換プロセスのタイミン
グ図を示している。観察されるように、各ＡＤＣに対し、サンプリングした値の
変換を実行する長さｔcの時間周期があり、そしてこれに続いて１９で示す短い
中間の時間周期があり、これは、０に等しい長さを有することができる。
【０００５】 各チャンネルは、周波数ｆcでこの変換プロセスを繰り返し、そしてこの変換
時間ｔcは、１／ｆcよりも短い（すなわち１／ｆc＞ｔc）。このデバイス全体の
変換周波数は、ｆc,tot＝ｍ・ｆcとなる。１つのＡＤＣデバイスにおいては、十
分な数の並列のセルを配列することにより、この全体の変換周波数を必要とされ
る程高くするようにする。図３における傾斜したラインは、それらＡＤＣセルの
時間スキューを示しており、連続したセルの間における開始時点がその傾斜を定
め、そしてこの傾斜は１／（ｍ・ｆc）に等しい。ＡＤＣデバイスがｆc,totの全
変換周波数を有しなければならず、かつ変換時間が単一のセルに関しｔcである
場合、並列のセルの必要な数ｍは、ｍ＝ｆc,tot／ｆc＝ｆc,tot・（１／ｆc）＞
ｆc,tot・ｔcで与えられ、そしてこれは一般に、この条件を満たす最小の整数と
なるように選ばれる。
【０００６】 このようなパラレル式ＡＤＣデバイスにおけるそれらセルは、常に、所定の連
続的な順序で動作しなければならない。さらに、パラレル式ＡＤＣデバイスでは
、個々のコンバータは、各々、何等かの特性上のまたはシステマティックな誤差
、例えばジッタや利得誤差を有し、これらは、他のコンバータ・エレメントの特
性上のまたはシステマティックな誤差とは異なっている。これは、パラレル式Ａ
ＤＣデバイスの出力信号に、ｘ・ｆc±ｆinに対応する周波数をもつトーンのよ
うな望ましくないトーンを発生する。尚、ｘは整数であり、そしてｆinは、個々
のＡＤＣチャンネルにおける誤差を表す周波数である。これらパターンは、一般
に、複合ＡＤＣデバイスのダイナミックレンジを制限することになる。
【０００７】 （発明の概要） 本発明の目的は、ダイナミックレンジを増大させたパラレル式ＡＤＣデバイス
を提供することである。 本発明の他の目的は、エレメントＡＤＣ内の特性の差により生じる望ましくな
いトーンの振幅を減少させたパラレル式ＡＤＣデバイスを提供することである。
【０００８】 パラレル式ＡＤＣデバイスにおいては、多数のエレメント・コンバータ・デバ
イスを設け、これらは、入力アナログ信号から所定のサンプリング周期またはサ
ンプリング周波数で周期的にサンプリングするアナログ値からデジタル値を決定
するため、並列に動作する。エレメント・デバイスの数とサンプリング周期／周
波数とを選択することによって、各瞬間において、少なくとも１つのエレメント
・コンバータ・デバイスが、アナログ値からデジタル値を決定することをしない
非アクティブとなるようにする。エレメント・デバイスが行う変換の後、次のサ
ンプリングした値をこのエレメント・デバイスかあるいは前にアイドリング中の
エレメント・デバイスで変換する。変換を実行するその次エレメント・デバイス
の選択は、ある種の信号パターンを供給する選択発生器によって制御する。この
信号パターンは、その選択を実際に選択するセレクタを制御する。この選択発生
器は、ランダムに分散させた数のシーケンス、または擬似ランダム発生器から得
られるような長い繰り返し周期をもつシーケンスを供給することができる。また
、０，１，０，１，…のような短い周期をもつシーケンスも、ある種のケースで
は使用することができる。
【０００９】 変換を行う次エレメント・デバイスの選択を、ランダムな方法または十分な周
期をもつ何等かのシステマティックな方法で制御することにより、パラレル式Ａ
ＤＣデバイスの複合出力信号における望ましくないトーンを構成するパターンは
、ノイズに変形される。エレメント・デバイスの相互の変換特性の差異により生
じる誤差の全エネルギは、アイドリング・エレメント・デバイスを有しないＡＤ
Ｃに対するのとほぼ同じであるが、その誤差は、周波数ドメインにおいて分散さ
れる。ある種のケースでは、その差異により生じるノイズは、量子化ノイズより
も小さくなることさえある。
【００１０】 （好ましい実施形態の詳細な説明） 次に、本発明について、添付図面を参照して実施形態（これに限定するもので
はない）によって説明する。 図４において、これに示しているのは、図２に関連して説明した従来技術のデ
バイスに概ね類似しているが（ｍ＋１）個の並列チャンネルをもつパラレル式Ａ
ＤＣデバイスである。図において、ｍは４に選んでいるが、一般的な場合は、ｍ
は、１より大きい任意の整数とすることができる。入力アナログ信号ＶSは、サ
ンプル／ホールド回路１１1，１１2，…１１m+1（各ＡＤＣ１３1，１３2，…１
３m+1に対し１つ）により、時間制御ユニット１５’からのクロック信号により
制御されることによってサンプリングし、これによって、アナログ信号の瞬時値
をそれぞれのサンプル／ホールド回路内に保持しまたは記憶する。上記クロック
信号は、均一のレートで生成することによって、アナログ入力信号を周期的に生
起する時点でサンプリングする。１つのサンプル／ホールド回路に接続したＡＤ
Ｃは、サンプル／ホールド回路に保持したその値を基準値と比較する。ＡＤＣ全
体は、出力ワードを出力ラインでマルチプレクサ１７に送出し、そしてこのマル
チプレクサからは、サンプリング・レートと同じレートを有するデジタル・ワー
ドのフローがこのデバイス全体の出力として得られ、そしてその各出力デジタル
・ワードは、出力ワードの送出前の所定の期間、すなわち変換デバイスの待ち時
間または遅延期間のある時点における入力アナログ信号を表す。
【００１１】 図５には、この変換プロセスを例示したタイミング図を示している。特に観察
されることは、各ＡＤＣに対して、サンプリングした値の変換を実行する長さｔ c の時間周期があることである。したがって、各チャンネルは、この変換プロセ
スを最大の周波数ｆc,max＝１／ｔcで繰り返すことができる。しかし、各瞬間に
おいて、ｍ個のＡＤＣセルのみが並列で動作し、そしてこれは、各瞬間において
、それらＡＤＣセルのどれかが、常にアイドリング中であることを意味する。こ
のとき、デバイス全体の変換周波数は、ｆc,tot≧ｍ・ｆc,maxであり、これは、
図３に示した傾斜線の傾きによって定まる。各々の個々のセルは、アイドリング
中であるそのような時間を除いて、レートｆc＝ｆc,tot／ｍ≦ｆc,maxで動作す
る。セルの数（ｍ＋１）に関する条件は、不等式ｍ≧ｆc,tot／ｆc,max＝ｆc,to t ・ｆcしたがってｍ＋１≧ｆc,tot・ｔc＋１から得られる。セルの数（ｍ＋１）
は、一般に、この条件を満たす最も小さい整数に選ぶことができる。
【００１２】 ５個の並列チャンネルを使用し、したがってｍ＝４である図５の例では、変換
を開始させるクロック信号は、時点ｔ1，ｔ2，ｔ3…の規則的なレートで与えら
れる。チャンネル１は時点ｔ1においてサンプリングした値の変換を開始し、チ
ャンネル２は連続する時点ｔ2において変換を開始し、チャンネル３は時点ｔ3に
おいて変換を開始し、そしてチャンネル４は時点ｔ4において変換を開始する。
その次の時点ｔ5においては、チャンネル１における変換は終了し、そしてチャ
ンネル５は開始しておらず、したがって、チャンネル１とチャンネル５の両方は
、次のサンプリングしたアナログ値の変換に対し使用することができる。このと
き、チャンネルの選択は、第１のケースではシステマティックな方法で行い、そ
して第２のケースでは乱数または擬似乱数の各発生器からの信号に基づき、ラン
ダムな方法あるいは少なくとも擬似ランダムな方法で行う。
【００１３】 擬似乱数発生器は、従来の方法においては、一連のシフトレジスタで作成でき
、その一連のシフトレジスタは、所定の方法で互いに接続することによって、擬
似ランダム二進シーケンス（Pseudo Random Binary Sequence）の発生器、すな
わちＰＲＢＳ発生器を得ることができる。この発生器が例えば論理１を示す出力
信号を発生する場合、最短の時間で新たにサンプリングされた値を受ける準備が
完了するチャンネルを選択する。もしこの発生器が、論理０を示す出力信号を発
生する場合、最長の時間で新たにサンプリングされた値を受信する準備が完了す
るチャンネルを選択する。
【００１４】 したがって、図４の時間制御ユニットは、その選択を制御する発生器で構成す
るようにしなければならない。図６の時間制御ユニットのブロック図においては
、この発生器は、乱数発生器２１であり、これは、ランダムに分布させた二進“
１”および“０”のシーケンスを発生する。クロック信号はまた、４つのレジス
タ２５（２５1，２５2，２５3，２５4）を制御し、そしてこれら４つのレジスタ
は、各瞬間において変換動作を実行するアクティブのチャンネルの番号をサイク
リックなシーケンスで保持する。１：４セレクタ２７と４：１セレクタ２９とは
、アクティブなチャンネルのために、４つのレジスタ２５の入力側と出力側にそ
れぞれ接続している。セレクタ２７，２９の制御入力は、クロック信号発生器２
３に接続し、そしてこれは、クロック信号によって制御することにより、各クロ
ック・パルスの間にそれらセレクタを１ステップだけサイクリックに変化させる
。
【００１５】 別のレジスタ３１は、現在アクティブでないまたはアイドリング中のチャンネ
ルの番号を常に保持する。アイドル・チャンネルのためのこのレジスタの出力側
は、２：１セレクタ３３の１つの入力に接続し、そしてこのセレクタは、他方に
入力において、レジスタ２５の出力側にある４：１セレクタ２９の出力からのラ
インを受けるようになっている。この２：１セレクタを制御することにより、そ
の入力のうちの１つからのチャンネル番号を、選択発生器２１からの信号によっ
て制御されるときに送り出し、これによって、４：１セレクタ２９からの入力に
ある番号を二進“１”の間において送出し、そして二進“０”の間においてアイ
ドル・チャンネルに対するレジスタ３１からの入力にある番号を送出する。この
選択されたチャンネル番号は、２：１セレクタ３３の出力から送出し、これによ
って、遅延回路３５を通して１：５セレクタ３７を制御するが、このセレクタは
、その入力がクロック信号発生器２３に接続し、そして５つの出力が、サンプル
／ホールド回路１１1…（図４参照）に接続している。
【００１６】 アイドル・チャンネルのためのレジスタの内容と、現在その変換動作を終了し
たチャンネルを保持するレジスタの内容とを交換できるようにするため、中間レ
ジスタ３５を設け、そしてこれには、２つのセレクタ２７，２９が現在選択して
いるチャンネルの番号を格納する。したがって、中間レジスタ３５の入力側は、
レジスタ２５の出力側の４：１セレクタの出力側に接続している。中間レジスタ
３１の出力側は、アイドル・チャンネル用のレジスタ３１に制御回路４１を介し
て接続しており、そして制御回路４１は、ビット・シーケンスをも受けるために
選択レジスタ２１に接続している。アイドル・チャンネル用のレジスタ３１の出
力側は、制御回路４３を通して、レジスタ２５の入力側にある１：４セレクタ２
７の入力側にも接続している。
【００１７】 時間制御ユニット１５の動作は、以下の通りである。すなわち、新たなクロッ
ク・パルスをクロック信号発生器２３が発すると、このクロック信号は、出力１
：５セレクタ３７を通過してその選択されたｊ番目の出力へ通り、そして選択さ
れたチャンネルのためのサンプル／ホールド回路１１jへと通る。これは、この
ｊ番目のチャンネルにおける変換プロセスを開始させる。これと同時に、このク
ロック・パルスは、アクティブ・チャンネルに対するレジスタ２５の入力側と出
力側にある２つのセレクタ２７，２９を次のレジスタ２５iへとサイクリックな
順序で移動させる。このとき、そのレジスタ２５iは、それら２つのセレクタが
選択し、これは、このクロック・パルスより前のある短い時間においてその変換
時間を終了している。このレジスタ２５i内に格納されたチャンネル番号は、２
：１セレクタ３３の入力に供給し、そしてこれの他方の入力には、レジスタ３１
からのアイドル・チャンネルの番号を供給する。２：１セレクタ３３の位置は、
選択発生器２１の出力信号により制御され、そしてこの選択発生器２１は、クロ
ック・パルスを受けたときに新たなビットを出力する。準備完了しているチャン
ネルとアイドル・チャンネルの番号のうちの選択した一方は、遅延回路３５を通
して出力セレクタ３７へ供給し、そしてこれの位置を正しい出力へと変化させる
。そのときには、準備完了チャンネルの番号は、中間レジスタ３９にコピーし終
わっている。論理“１”を示すビットに対してのみ、選択発生器２１の出力ビッ
トに応答する制御回路４１，４３により制御されるとき、アイドル・チャンネル
用のレジスタ３１に格納されたチャンネル番号は、アクティブ・チャンネル・レ
ジスタ２５の入力側にあるセレクタ２７が選択したレジスタ２５iにコピーし、
そしてその後に、中間レジスタ３９に格納のそのチャンネル番号は、アイドル・
チャンネル用のレジスタ３１にコピーする。
【００１８】 上述のように、パラレル式ＡＤＣデバイスは、例えばジッタおよび利得誤差の
ようなシステマティックな誤差を有する、すなわち、個々のＡＤＣは、互いに異
なった特性を有し、例えば利得は、個々のＡＤＣで異なっている。このシステマ
ティックな誤差または相違は、複合ＡＤＣデバイスの出力を組み合わせた信号に
、望ましくないトーンを生じさせる。これらトーンは、パラレル式ＡＤＣデバイ
スのダイナミックレンジを制限するものである。変換を行う次のチャンネルを、
ランダムな方法で、あるいは少なくとも１つの個々のＡＤＣ間で十分な時間を有
するいくらかシステマティックな方法で選択すると、信号歪みと呼べる望ましく
ないトーンのパターンがノイズに変形される。この誤差の全エネルギは、依然と
してほぼ同じであるが、その特性は全く完全に変化している。これにより、その
誤差は周波数ドメインにおいて分散し、したがって何らかのピークで集まること
はない。ある種のケースでは、このノイズは量子化ノイズよりも低くすることが
でき、そしてそのようにできたときにはそのノイズは実際上は消え失せる。図７
および図８のヒストグラムにこのことを示している。図７には、図２に示した通
りに構成された従来のパラレル式ＡＤＣから得られるような、出力コードのシミ
ュレートしたヒストグラムが描かれる。観察されるように、ある出力コードは、
導入部で既に説明したとおり、他のコードと比べ、繰り返し形式においてはより
頻繁であったりあるいは頻繁でなかったりする。ここで、用語“出力コード”は
、ＡＤＣデバイスのデジタル出力値を指す。図８における出力コードのヒストグ
ラムは、図７のヒストグラムに対するのと同じ入力信号を使用して、上述の方法
で動作するアイドル・チャンネルを有するパラレル式ＡＤＣをシミュレートする
ことにより得たものである。分かるように、このヒストグラムは、図７のものよ
りもかなり滑らかであり、そして特に、他の値よりもはるかに頻繁なあるいは頻
繁でない値はない。
【図面の簡単な説明】
【図１】 図１は、無線信号を受信するためのデバイスの回路図。
【図２】 図２は、パラレル式ＡＤＣデバイスのブロック図。
【図３】 図３は、パラレル式ＡＤＣデバイス内のセルの変換時間を示す図。
【図４】 図４は、アイドリングの変換チャンネルを有するパラレル式ＡＤＣデバイスの
ブロック図。
【図５】 図５は、図４のパラレル式ＡＤＣデバイス内のセルの変換時間を示す図。
【図６】 図６は、図４のパラレル式ＡＤＣデバイスにおいて使用する時間制御ユニット
のブロック図。
【図７】 図７は、アイドリング・チャンネルを有しないパラレル式ＡＤＣから得た出力
コードのシミュレートしたヒストグラム。
【図８】 図８は、アイドリング・チャンネルを有するパラレル式ＡＤＣから得た出力コ
ードのシミュレートしたヒストグラム。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ， ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，Ｋ Ｒ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，Ｓ Ｉ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ 【要約の続き】 波数ドメインにおいて分散されるからである。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 パラレル式コンバータ・デバイスであって、アナログ信号か
    ら所定のサンプリング周期で周期的に繰り返す時点で連続的にサンプリングする
    アナログ値からデジタル値を決定するため、並列で動作する所定の数のエレメン
    ト・コンバータ・デバイスを備え、各エレメント・デバイスを、前記サンプリン
    グ周期に等しいかあるいはそれより短い変換時間後に、サンプリングしたアナロ
    グ値を表すデジタル値を、前記パラレル式コンバータ・デバイスの出力に供給す
    るように配列した、前記のパラレル式コンバータ・デバイスにおいて、 前記所定の数と前記サンプリング周期とを選択することによって、各瞬間にお
    いて、少なくとも１つのエレメント・コンバータ・デバイスが、アナログ値から
    デジタル値を決定することをしないアイドリング中となるようにし、また、選択
    発生器を接続することによって、セレクタに対し出力信号を供給するようにし、
    前記セレクタを配列することによって、１つのエレメント・コンバータ・デバイ
    スの変換時間後に前記エレメント・コンバータ・デバイス間のうちの１つとアイ
    ドリング中の前記少なくとも１つのコンバータ・デバイスとを選択し、これによ
    って、次のアナログ値からデジタル値を決定するのを開始すること、 を特徴とするパラレル式コンバータ・デバイス。
  2. 【請求項２】 請求項２記載のパラレル式コンバータ・デバイスにおいて、
    前記選択発生器は、ランダム・タイプまたは擬似ランダム・タイプであること、
    を特徴とするパラレル式コンバータ・デバイス。
  3. 【請求項３】 アナログ信号を一連のデジタル値に変換する変換方法であっ
    て、 所定のサンプリング周期で周期的に繰り返す時点で、アナログ信号をサンプリ
    ングすることによって、アナログ値を供給するステップと、 各アナログ値に対してデジタル値を決定するステップであって、該決定を、所
    定の数の互いに独立に動作する並列プロセスにて行い、前記並列プロセスのうち
    の１つにおけるデジタル値の各々の決定が、前記サンプリング周期より短いまた
    はそれに等しい所定の変換時間を必要とする、前記のステップと、 前記の決定したデジタル値を組み合わせて１つのシーケンスにするステップと
    、 を含む前記の変換方法において、 アナログ値をサンプリングしそして前記並列プロセスのうちの次の１つを、デ
    ジタル値を決定するために開始すべき時点に、ランダムな方法またはシステマテ
    ィックな方法にて、前記並列プロセスのうちの少なくとも２つの中から、非選択
    の並列プロセスまたはデジタル値を決定を全く行わないプロセスを、アナログ値
    を再びサンプリングするまで、選択すること、 を特徴とする変換方法。
  4. 【請求項４】 請求項３記載の方法において、前記選択することは、前記時
    点前にサンプリング周期においてデジタル値を決定することを完了した前記並列
    プロセスのうちの１つと、前記サンプリング周期の間においてデジタル値の決定
    を全く行わなかった前記並列プロセスの少なくとも１つとの中から行うこと、を
    特徴とする変換方法。
JP2001505138A 1999-06-23 2000-06-21 パラレル式アナログ−デジタル・コンバータ Pending JP2003502979A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SE9902416-8 1999-06-23
SE9902416A SE516156C2 (sv) 1999-06-23 1999-06-23 En parallell analog-till-digitalomvandlare och ett förfarande för att omvandla analoga värden till digitala i parallella, oberoende av varandra utförda processer
PCT/SE2000/001322 WO2000079684A1 (en) 1999-06-23 2000-06-21 A parallel analog-to-digital converter

Publications (1)

Publication Number Publication Date
JP2003502979A true JP2003502979A (ja) 2003-01-21

Family

ID=20416234

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001505138A Pending JP2003502979A (ja) 1999-06-23 2000-06-21 パラレル式アナログ−デジタル・コンバータ

Country Status (12)

Country Link
US (1) US6392575B1 (ja)
EP (1) EP1205030B1 (ja)
JP (1) JP2003502979A (ja)
KR (1) KR20020013934A (ja)
CN (1) CN1145263C (ja)
AU (1) AU6035500A (ja)
CA (1) CA2374357A1 (ja)
DE (1) DE60022361T2 (ja)
HK (1) HK1047825A1 (ja)
SE (1) SE516156C2 (ja)
TW (1) TW498621B (ja)
WO (1) WO2000079684A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014060809A (ja) * 2009-01-26 2014-04-03 Fujitsu Semiconductor Ltd 電流モード回路
JP2018520582A (ja) * 2015-05-29 2018-07-26 テレフオンアクチーボラゲット エルエム エリクソン（パブル） アナログ−デジタル変換器システム

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407687B2 (en) * 2000-06-28 2002-06-18 Texas Instruments Incorporated System and method for reducing timing mismatch in sample and hold circuits using an FFT and subcircuit reassignment
US6518907B2 (en) * 2000-11-27 2003-02-11 Micron Technology, Inc. System with high-speed A/D converter using multiple successive approximation cells
EP1489747A4 (en) * 2002-03-22 2005-07-20 Thine Electronics Inc SEMICONDUCTOR INTEGRATED CIRCUIT
US6788240B2 (en) 2002-05-15 2004-09-07 Justin Reyneri Single-chip massively parallel analog-to-digital conversion
US6771203B1 (en) 2003-04-29 2004-08-03 Analog Devices, Inc. Temporally-interleaved parallel analog-to-digital converters and methods
US7463172B2 (en) * 2004-03-03 2008-12-09 Japan Science And Technology Agency Signal processing device and method, signal processing program, and recording medium where the program is recorded
DE102004049161B4 (de) * 2004-10-08 2009-10-29 Infineon Technologies Ag Zeitversetzt arbeitender Analog-Digital-Wandler
US6982664B1 (en) 2004-11-04 2006-01-03 Analog Devices, Inc. Timing enhancement methods and networks for time-interleaved analog-to-digital systems
US7053804B1 (en) 2004-11-18 2006-05-30 Analog Devices, Inc. Phase-error reduction methods and controllers for time-interleaved analog-to-digital systems
US7075471B1 (en) * 2005-02-11 2006-07-11 Teranetics, Inc. Double-sampled, time-interleaved analog to digital converter
US7292170B2 (en) * 2005-06-13 2007-11-06 Texas Instruments Incorporated System and method for improved time-interleaved analog-to-digital converter arrays
US7196650B1 (en) 2006-01-27 2007-03-27 Analog Devices, Inc. Signal converter systems and methods with enhanced signal-to-noise ratios
US7250885B1 (en) * 2006-04-03 2007-07-31 Analog Devices, Inc. System and method for using timing skew estimation with a non-sequential time-interleaved analog-to-digital converter
ITTO20070189A1 (it) * 2007-03-14 2008-09-15 St Microelectronics Srl "circuito per la programmazione del tempo di campionamento in un convertitore analogico/digitale multicanale"
US7808407B2 (en) * 2007-06-15 2010-10-05 Solarflare Communications, Inc. Sub-channel distortion mitigation in parallel digital systems
JP4892437B2 (ja) * 2007-08-29 2012-03-07 パナソニック株式会社 Ａ／ｄ変換装置
CN101247137B (zh) * 2008-03-24 2011-08-24 西安电子科技大学 基于随机投影的超宽带模拟信号并行采样系统
US7642939B2 (en) * 2008-05-15 2010-01-05 Samplify Systems, Inc. Configurations for data ports at digital interface for multiple data converters
US7777660B2 (en) * 2008-09-09 2010-08-17 Mediatek Inc. Multi-channel sampling system and method
SE533293C2 (sv) * 2008-10-10 2010-08-17 Zoran Corp Analog/digital-omvandlare
CN102414988B (zh) * 2009-04-29 2014-03-19 香港大学 用于从不均匀样本重构均匀样本的方法或结构
US8144040B2 (en) * 2009-07-01 2012-03-27 Intersil Americas, Inc. Randomization of sample window in calibration of time-interleaved analog to digital converter
DE102009033983A1 (de) * 2009-07-16 2011-01-20 Siemens Aktiengesellschaft Verfahren und Einrichtung zur Digitalisierung eines analogen elektrischen Signals sowie Verfahren zur Digitalisierung
US8212697B2 (en) * 2010-06-15 2012-07-03 Csr Technology Inc. Methods of and arrangements for offset compensation of an analog-to-digital converter
US9136857B2 (en) * 2012-07-02 2015-09-15 Ifineon Technologies Ag ADC with sample and hold
US9030340B1 (en) * 2012-09-05 2015-05-12 IQ-Analog Corporation N-path interleaving analog-to-digital converter (ADC) with background calibration
US8890729B2 (en) * 2012-12-05 2014-11-18 Crest Semiconductors, Inc. Randomized time-interleaved sample-and-hold system
US9294112B1 (en) 2014-11-13 2016-03-22 Analog Devices, Inc. Methods and systems for reducing order-dependent mismatch errors in time-interleaved analog-to-digital converters
US9966969B1 (en) * 2017-04-18 2018-05-08 Analog Devices, Inc. Randomized time-interleaved digital-to-analog converters
US10069483B1 (en) 2017-08-18 2018-09-04 Cirrus Logic, Inc. Multi-path analog system with multi-mode high-pass filter
US10141946B1 (en) 2017-08-18 2018-11-27 Cirrus Logic, Inc. Multi-path analog system with multi-mode high-pass filter
US10009039B1 (en) * 2017-08-18 2018-06-26 Cirrus Logic, Inc. Multi-path analog system with multi-mode high-pass filter
US10763878B2 (en) 2018-03-27 2020-09-01 Analog Devices, Inc. Calibrating time-interleaved switched-capacitor track-and-hold circuits and amplifiers
WO2020043305A1 (en) 2018-08-31 2020-03-05 Telefonaktiebolaget Lm Ericsson (Publ) Control of a time-interleaved analog-to-digital converter
WO2020068123A1 (en) * 2018-09-28 2020-04-02 Intel Corporation Analog-to-digital conversion
US10924129B2 (en) 2019-04-29 2021-02-16 Mediatek Inc. Time-interleaved analog-to-digital converter device and associated control method
CN110518910A (zh) * 2019-09-02 2019-11-29 电子科技大学 一种基于任务调度的时间交织adc失配优化方法
CN110690902B (zh) * 2019-09-25 2022-05-17 电子科技大学 一种基于随机截断的时间交织adc失配优化方法
CN111077821A (zh) * 2019-12-24 2020-04-28 北京百度网讯科技有限公司 用于采集数据的方法和装置、单片机
CN118138043A (zh) * 2024-03-08 2024-06-04 广芯微电子（广州）股份有限公司 一种adc采样数据输出方法、装置及芯片

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56115026A (en) * 1980-02-18 1981-09-10 Sony Tektronix Corp Analog-digital converter
JPS6029028A (ja) * 1983-07-22 1985-02-14 Seiko Epson Corp 高速アナログ・デジタル変換回路
US4633226A (en) * 1984-12-17 1986-12-30 Black Jr William C Multiple channel analog-to-digital converters
SE500357C2 (sv) * 1992-01-31 1994-06-06 Silicon Construction Sweden Ab Arrangemang för analog/digital-omvandling

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014060809A (ja) * 2009-01-26 2014-04-03 Fujitsu Semiconductor Ltd 電流モード回路
JP2018520582A (ja) * 2015-05-29 2018-07-26 テレフオンアクチーボラゲット エルエム エリクソン（パブル） アナログ−デジタル変換器システム
US10833693B2 (en) 2015-05-29 2020-11-10 Telefonaktiebolaget Lm Ericsson (Publ) Time-interleaved analog-to-digital converter system

Also Published As

Publication number Publication date
HK1047825A1 (en) 2003-03-07
SE516156C2 (sv) 2001-11-26
US6392575B1 (en) 2002-05-21
AU6035500A (en) 2001-01-09
WO2000079684A1 (en) 2000-12-28
CN1145263C (zh) 2004-04-07
CN1358352A (zh) 2002-07-10
SE9902416L (sv) 2001-02-22
KR20020013934A (ko) 2002-02-21
EP1205030B1 (en) 2005-08-31
TW498621B (en) 2002-08-11
DE60022361T2 (de) 2006-05-18
EP1205030A1 (en) 2002-05-15
SE9902416D0 (sv) 1999-06-23
DE60022361D1 (de) 2005-10-06
CA2374357A1 (en) 2000-12-28

Similar Documents

Publication Publication Date Title
JP2003502979A (ja) パラレル式アナログ−デジタル・コンバータ
JP3884115B2 (ja) デジタルマッチドフィルタ
US20010052864A1 (en) Method of interleaving with redundancy, and A/D converter, D/A converter and track-hold circuit using such method
JP3643253B2 (ja) ディザを利用する多段アナログ−デジタル変換器
US7053810B2 (en) Successive approximation analog/digital converter with reduced chip area
US6809674B1 (en) Analog-to-digital converters
US6559789B1 (en) High speed successive approximation return path and data conversion methods and circuits using the same
US5874911A (en) Analog-to-digital converting circuitry
EP0813153A3 (en) Serial-to-parallel converter in a data communication system
JPH05508528A (ja) デジタル受信機の非同期巡回冗長検査を行なう装置および方法
US6580383B1 (en) High resolution ADC based on an oversampled subranging ADC
US6816992B2 (en) Test generator having a poisson distribution error signal
US8185718B2 (en) Code memory capable of code provision for a plurality of physical channels
US7436725B2 (en) Data generator having stable duration from trigger arrival to data output start
JP2003527027A (ja) Ａ／ｄ変換器バックグラウンド・キャリブレーション
CN114070316B (zh) 一种多相位时钟产生电路及模数转换器
CN111030695B (zh) 基于模数转换的延时时间配置方法及系统
WO1998008298A9 (en) Voltage-to-frequency converter
EP3818636B1 (en) Receiver circuit for an antenna array system
CA2443582C (en) Analogue to digital converter
RU2110897C1 (ru) Устройство статистического уплотнения с временным разделением каналов
JP4540829B2 (ja) アナログデジタルコンバータ
US20070063883A1 (en) Pipelined analog to digital converter
El-Sankary et al. New sampling method to improve the SFDR of wide bandwidth ADC dedicated to next generation wireless transceiver
CN118100928A (zh) 基于模数转换器的校准电路、方法、设备及存储介质

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041208

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090324

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090818