JPH05508528A - デジタル受信機の非同期巡回冗長検査を行なう装置および方法 - Google Patents

Abstract

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Description

【発明の詳細な説明】 デジタル受信機の非同期巡回冗長検査を行なう装置および方法 発明の分野 本発明は、一般にデジタル受信機に関し、さらに詳しくは、受信機を着信デジタ ル信号と再同期させる回路構成および方法に関する。

発明の背景 デジタル通信および情報伝送システムでは、受信を着信デジタル信号と同期させ る必要がある。キャリア・システムでは、一般に、着信信号内の情報は、符号化 されたセグメントを利用して、フレーム単位で伝送され、各符号化されたセグメ ントは固定長データ・セグメントとそれに続く巡回冗長検査（ｃｙｃｌｉｃ　ｒ ｅｄｕｎｄａｎｃｙ　ｃｈｅｃｋ＋　ＣＲＣ）である。各符号化セグメントの前 後にランダム・ビットがあるのが一般的である。一般に、特定の７レーミング・ ビット・パターンおよび正しい巡回冗長検査の少なくとも一つによってフレーム が識別される。

着信デジタル信号からのデータのフレームを同期することは、受信された時分割 ビットと所定のフレーム同期ビット・パターンとを比較することによって行なわ れることが一般的であった。所定の数のフレーミング誤り（ｆｒａｍｉｎｇ　ｅ ｒｒｏｒ）を検出することにより、再フレーミング処理が開始され、この処理は 同期が確立されるまで反復される。このような同期は、非常に多くの再フレーミ ング反復および比較を必要とするのが一般的である。高速受信機同期を行なうた め、フレーム同期に要する時間を短縮する必要がある。

発明の概要 ビットからなる受信時分割多重化信号についてデジタル受信機フレーム同期判定 を行ない、周期的リセットを必要としない巡回冗長検査（ＣＲＣ）装置および方 法が提供される。このＣＲＣ装置は、少なくとも有限インパルス応答フィルタを 利用する。

ＣＲＣ装置は、デジタル・コンピュータ用に適したものでもよく、この場合、Ｃ ＲＣ装置は、デジタル・コンピュータによって実行されるコンピュータ・プログ ラムを保存しているコンピュータ・プログラム媒体をからなり、このコンピュー タ・プログラムは、受信時分割多重化信号を処理する少なくとも第１ユニツト（ この信号は少なくとも第１固定長データ・ビット・セグメントと、それに続く巡 回。

冗長検査ビット・セグメントとを含む）と、少なくとも第１固定長データ・ビッ ト・セグメントとそれに続く巡回冗長検査ビット・セグメントのそれぞれについ て、フレーム同期出力を生成する１ｌｌｌＥ２ユニツトとによって構成される。

図面の簡単な説明 第１図は、本発明に従りて、時分割多重化信号についてデジタル受信機のフレー ム同期判定を行なう巡回冗長検査（ＣＲＣ）装置の第１実施例のブロック図であ る。

第２図は、本発明に従って、時分割多重化信号についてデジタル受信機のフレー ム同期判定を行なうＣＲＣ装置のハードウェア実施例を示す。

第３図は、本発明による時分割多重化信号のＣＲＣデジタル受信機フレーム同期 判定システム（第２論理ゲート・システム・ユニットは図示せず）の第１実施例 を示す。

第４図は、本発明による時分割多重化信号のＣＲＣデジタル受信機フレーム同期 判定システム（第２論理ゲート・システム・ユニットは図示せず）の第２実施例 を示す。

第５図は、本発明による時分割多重化信号のＣＲＣデジタル受信機フレーム同期 判定システム（第２論理ゲート・システム・ユニットは図示せず）の第３実施例 を示す。

第６図は、本発明による時分割多重化信号のＣＲＣデジタル受信機フレーム同期 判定システム（第２論理ゲート・システム・ユニットは図示せず）の第４実施例 を示す。

第７図は、本発明による時分割多重化信号のＣＲＣデジタル受信機フレーム同期 判定システム（第２論理ゲート・システム・ユニットは図示せず）の第５実施例 を示す。

第８図は、本発明による時分割多重化信号のＣＲＣデジタル受信機フレーム同期 判定システム（第２論理ゲート・システム・ユニットは図示せず）の第６実施例 を示す。

第９図は、本発明による時分割多重化信号のデジタル受信機フレーム同期判定の ためＣＲＣを判定する方法のフロー図である。

好適な実施例の詳細な説明 一般に、巡回冗長検査（ＣＲＣ）符号セグメントは所定の長さｎを有し、（ｎ、 ｋ）符号と記される所定のにビットの情報を含む。残りのピントｍ　＝　ｎ　− ｋはパリティ・チェック・ビットと呼ばれ、このビットは、度数（ｄｅｇｒｅｅ ）ｍの生成多項式ｇ　（Ｘ）に基づいて生成される。ＣＲＣ符号の固有長はｎ。

であり、ｎｏはｎより大きいか等しい。

参照番号１００で記される第１図は、本発明による時分割多重化信号についてデ ジタル受信機フレーム同期判定を行なう非帰還巡回冗長検査（ＣＲＣ）装置のブ ロック図である。巡回冗長検査（ＣＲＣ）装置は、ビットからなる受信時分割多 重化信号についてデジタル受信機フレーム同期判定を行ない、少なくとも有限イ ンパルス応答（ＦＩＲ，）フィルタを利用するため、周期的なリセットを必要と しない。また、この巡回冗長検査装置は、転置（ｔｒａｎｓｐｏｓｅｄ）方式の 有限インパルス応答フィルタを利用し、その例を第８図に示し、以下でさらに詳 しく説明する。

ビットからなる受信時分割多重化信号についてデジタル受信機フレーム同期判定 を行なう非帰還巡回冗長検査装置は、受信時分割多重化信号のビットに応答する 少なくとも第１多重遅延システム・ユニット（ｌ　Ｏ２）と、所定の数の第１選 択遅延ビット（ｆｉｒｓｔ　５ｅｌｅｃｔｉｖｅｌｙ　ｄｅｌａｙｅｄｂｉｔｓ ）を生成する、一般にクロック・パルス発生器であるタイミング・ユニット（１ ０４）とを含む。第１多重遅延システム・ユニット（１０２）は、少なくともに ＋１ビツトからなる所定の数の実質的に均等な多重遅延を行ない、用いられるＣ ＲＣ符号に応じて最大ｎビットまでである。

参照番号２００で記される第２図のハードウェア実施例は、生成多項式ｇ　（Ｘ ）＝Ｘ’＋Ｘ＋１の比較的短い（１３゜９）ＣＲＣ符号（ただし、ｎ０＋＝ｎ、 ｎｏ−ｎ＜ｍ）を行ない、この実施例では、第１多重遅延システム・ユニットは 一般に、受信時分割多重化信号のビットとタイミング装置とに応答する少なくと も第１の実質的に均等な多重遅延回路を含む。一般に、フリップフロップ（２０ ４Ａ、２０４Ｂ、、、、）が遅延ユニットとして用いられる。

第１論理ゲート・システム・ユニット（１０，６）は、少なくとも第１選択遅延 ビットに応答して、選択された第１選択遅延ビットを所定の論理に基づいて処理 し、この第１論理ゲート・システム・ユニット（１０６）を利用して、各連続し た第１選択遅延ビットを、最大係数ｈｎｏ−ｍから最小係数まで減少する連続し た１１（Ｘ）パリティ・チェック多項係数で乗じて、処理選択された第１選択遅 延ビットを与える。

一般に、この処理選択された第１選択遅延ビットに応答する第２多重遅延システ ム・ユニット（１０ｇ）は、所定の数の第２選択遅延ビット（実質的にｍ−１） を生成するために用いられる。

参照番号２００で記される第２図のハードウェア実施例では、実質的に均等な第 １多重遅延システム・ユニット（２０２）がタップオフ（ｔａｐ　ｏｆｆ）され 、少なくとも選択された第１選択遅延ビットに応答する第１論理ゲート・システ ム・ユニット（２０６）は、各選択された連続する第１選択遅延ビットを、連続 するｈ　（ｘ）パリティ・チェック多項係数で乗するために用いられる。この第 １論理ゲート・システム・ユニット　（２０６）は一般に、所定の第１選択遅延 ビットをＸＯＲ論理に基づいて処理する少なくとも第１の選択された排他的論理 和（ＸＯＲ）論理ゲート（２０８Ａ、２０８Ｂ、、、、）を含む。

処理された選択された第１選択遅延ビットに応答する第２多重遅延システム・ユ ニット（１０８）は、所定の数の第２選択遅延ビットを生成するために用いられ る。この第２多重遅延システム・ユニット（１０８）は、ＸＯＲ論理に基づいて 、選択され処理された所定の第１選択遅延ビットと、ｈ　（Ｘ）係数とを乗じた ものを、必要に応じて、ラッチする少なくとも選択されたフリップフロップ遅延 システムを含む。ラッチするこれらの選択されたフリップフロップ・システムは 、直列に動作可能に接続されたラッチの選択された系列を並列にしてなり、この 直列接続されたラッチの数は、所望の遅延数に実質的に等しく、各順次選択され た系列に対する遅延数は、ｍ−１からゼロ遅延までの範囲から順次選択される。

参照番号２００で記される第２図のハードウェア実施例では、第２多重遅延シス テム・ユニット（２１０）は、３つの順次遅延を行ない第１の選択処理された所 定の第１選択遅延ビットを判定する第１の選択された遅延システム（２１２Ａ、 ２１２Ｂ、２１２Ｃ）と、２つの順次遅延を行ない第２の選択処理された所定の 第１選択遅延ビットを判定する第２の選択された遅延システム（２１２Ｄ、２１ ２Ｅ）と、第３の選択処理された所定の第１選択遅延ビットを判定する第３の選 択された遅延システム（２１２Ｆ）とによって構成される。

選択された第２選択遅延ビット、選択処理された第１選択遅延ビット、所定の基 準入力ビットおよびタイミング・ユニット（ｌ　Ｏ４）の少なくともいずれかに 応答する第２論理ゲート・システム・ユニット（１１０）は、第２選択遅延ビッ トおよび選択処理された第１選択遅延ビットを所定の基準入力ビットと比較する ために用いられる。この第２論理ゲート・システム手段は、少なくとも合成器（ ｃｏｍｂｉｎｅｒ）および、一般的には、第２の選択された排他的論理和（ＸＯ Ｒ）論理ゲートを含み、各ゲートは、選択処理された所定の第１選択遅延ビット およびラッチされ選択処理された所定の第１選択遅延ビットのいずれか一方を、 所定の基準入力ビットの一つと比較し、一般にＮＯＲゲートである合成器は処理 されたビットを合成し、受信時分割多重化信号について少なくとも第１のフレー ム同期判定を行なう。

一般に、第２の選択されたＸＯＲ論理ゲートは、順次選択されたラッチの系列に 動作可能に連続的に結合され、所定の数の選択された順次ラッチされ、選択処理 された所定の第１選択遅延ビットと、選択された所定の基準入力ビットとを処理 して、第２のＸＯＲシリアル・ラッチ論理ゲート出力を与える。一つの第２ＸＯ Ｒ論理ゲートは、所望の第１ＸＯＲ出力と選択された所定の基準入力ビットとに 動作可能に結合され、選択処理された所定の第１選択遅延ビットおよび選択され た所定の基準入力ビツトを処理して、第１−第２ＸＯＲ論理ゲート出力を与える 。さらに、合成器は、第２ＸＯＲシリアル・ラッチ論理ゲート出力と、第１−第 ２　ＸＯＲ論理ゲート出力とを合成して、フレーム同期（ＦＲＡＭＥ　５ＹＮＣ ）出力（１１２）を与えるように構成されている。

参照番号２００の第２図のハードウェア実施例では、第２論理ゲートシステム・ ユニット（２１４）は、少なくとも合成器（２１８）および第２の選択された排 他的論理和（ＸＯＲ）論理ゲート（２１６Ａ、２１６Ｂ、２１６Ｃ。

２１６Ｄ）を含み、その第１ゲート（２１６Ａ）は、第１の選択され処理された 所定の第１選択遅延ビットと、所定の基準入力ビットＹ１とを処理し、第２ゲー ）（２１６Ｂ）は、第２の選択処理された所定の第１選択遅延ビットと所定の基 準入力ビツトＹ２とを処理し、第３ゲート　（２１６Ｃ）は、第３の選択処理さ れた所定の第１選択遅延ビットと所定の基準人力ビットＹ３とを処理し、第４ゲ ート（２１６Ｄ）は、選択処理された第１の所定の選択遅延ビット（一般に最後 に得られたビット）と所定の基準人力ビットＹ４とを処理し、合成器（例えば、 ＮＯＲゲート）は、処理されたビットを合成して、受信時分割多重化信号に対す る少なくとも第１のフレーム同期判定を行なう。

第２ＸＯＲシリアル・ラッチ論理ゲート出力と、第１−第２ＸＯＲｉｉ＆ｌ埋ゲ ート出力とを合成した数は、実質的にｎ−に＝ｍであり、ｍは所定の基準ビット の数であり、かつ、巡回冗長検査ビット・セグメントの大きさでもある。

ｎ　＞ｎ、ｎｏ−ｎ＜ｍという比較的短いＣＲＣ符号の構成を説明する第２図に 示す実施例について、本発明による時分割多重化信号のＣＲＣデジタル受信機フ レーム同期判定システムの第４実施例である参照番号６００の第６図を参照して 、以下で詳しく説明する。参照番号４００の第４図は、本発明による時分割多重 化信号のＣＲＣデジタル受信機フレーム同期判定システムの第２実施例を示し、 ＣＲＣ符号はｎ、＞ｎとなるように短くされている。ＣＲＣ符号が短くされない 場合、符号セグメントの大きさｎは、ＣＲＣ符号の固有長ｎ０に実質的に等しく 、第２多重遅延システム・ユニットは、参照番号３００の第３図のように簡略化 できる。生成多項式ｇ　（Ｘ）＝ｘ’＋ｘ＋１および４ビットＣＲＣ符号を有す るＣＲＣフレーム同期システム（参照番号７００の＊７１！ｌ）および短縮され ていないＣＲＣ符号の同様なシステム（参照番号５００のｔｓ５図）について以 下で説明する。

比較的短いＣＲＣ符号を用いてＣＲＣフレーム同期判定を行なうために用いられ るシステム（第２図）と同様に、参照番号３００のｌｓ３図と参照番号５００の 第５図で説明するように、システムはＣＲＣ符号の固有長ｎ。につぃても利用で きる。このようなシステムは、所定の選択されたビット長ｎｆｌである所定の数 の第１選択遅延ビットについて利用でき、第１選択遅延ビットの数（第１のに＋ １ビツト）は、遅延回路にシフト入力され、所定の論理に基づいて処理され、こ の数値は実質的にに＋１であり、ｋは実質的にパリティ・チェック多項式ｈ　（ ｘ）の度数である。第２選択遅延ビットの所定の数は、実質的にｍ−１である。

ｌｌ５２ＸＯＲシリアル・ラッチ論理ゲート出力と第１−第２ＸＯＲ論理ゲート 出力と合成した数は、実質的にｎ。−に＝ｍであゆ、ｍは所定の基準ビットの数 であり、かつ、巡回冗長検査ビット・セグメントの大きさでもある。本発明のこ のような実施例のハードウェア構成は図示されていないが、第５図および第３図 のシステムによって説明され、このようなハードウェア構成は、ＦＩＲフィルタ （実質的には、ｊｌＫ１多重遅延システム・ユニットおよび第１論理ゲート・シ ステム・ユニット　（３０２ならびに３０６，５０２および５０６））の選択さ れタップされた出力を、遅延ユニットの順次系列（３１２Ａ、３１２Ｂ、、、、 ＞（５１２Ａ。

５１２Ｂ、、、、）に与え、ここで遅延ユニットは、ｍ−ｉ遅延からゼロ遅延間 の範囲を与えて、それにより一連の出力（ｙ　１＋　−０，＊　ｙ”）を与えて 、これらの出力は、所定の係数パターン指定と比較することにより、フレーム同 期判定を行なうために用いることができる。

本発明は： 少なくとも第１多重遅延システム手段：少なくとも第１論理ゲート・システム手 段；少なくも第２多重遅延システム手段；および少なくとも第２論理ゲート・シ ステム；の少なくとも一つが、デジタル・コンピュータによって実行されるコン ピュータ・プログラムを保存したコンピュータ・プログラム保存媒体を利用して 構成されることで具現される。このコンピュータ・プログラムは、少なくとも第 １固定長データ・ビット・セグメントとそれに続く巡回冗長検査ビット・セグメ ントとを含む受信時分割多重化信号を処理する第１ユニツトと、少なくとも第１ 固定長データ・ビット・セグメントとそれに続く巡回冗長検査ビット・セグメン トのそれぞれについてフレーム同期出力を生成する第２ユニツトとによって構成 される。この第１ユニツトは：拵１多重遅延システム手段を構成するため、第１ 選択遅延ビットの値を生成する第３ユニット；第１論理ゲート・システム手段を 構成するため、選択された第１選択遅延ビットの値をＸＯＲ論理に基づいて処理 する第４ユニット； 第２多重遅延システム手段を構成するため、第２選択遅延ビットの値を生成する 第５ユニット；および第２論理ゲート・システム手段を構成するため、所定の数 の選択された第２選択遅延ビット、選択処理された第１選択遅延ビットおよび所 定の基準人力ビットの値をＸＯＲ論理に基づいて処理し、第６処理値を得る第６ ユニツト；ならびに 第６処理値を合成するため、受信時分割多重化信号について少なくとも第１フレ ーム同期判定を行なう第７ユニツトを含む。

本発明の非帰還巡回冗長検査装置の実施例は、上記の説明に基づいて構成される デジタル無線受信機フレーム同期判定ユニットでもよいことは明らかである。

参照番号３００の第３図は、本発明による時分割多重化（１１号のＣＲＣデジタ ル受信機フレーム同期判定システムの第１実施例を示し、ここでは短縮されてい ない固有長ｎ０のＣＲＣ符号が用いられる。入力Ｃ（Ｘ）がＦＩＲフィルタ（３ ０２，３０６）に印加され、このフィルタは第１多重遅延システム・ユニット（ １０２）および第１論理ゲート・システム・ユニット（１０４）であり、これは それぞれが利得率ユニット（ｇａｉｎ　ｆａｃｔｏｒ　ｕｎｉｔ）　（３０８Ａ 、　３０８　Ｂ、　。

１．）の一つに動作可能に結合された所定の数の遅延ユニット　（３０４Ａ、３ ０４Ｂ、、、、　）によって示されている。ＦＩＲフィルタ（３０２，３０６） の出力は別の遅延ユニット系列（３１２Ａ、３１２Ｂ、、、、）に結合され、こ の遅延ユニットの系列のタップされた遅延ラインは、一連の出力（ｙｌ、、、、 ｙｍ）を存え、この出力は、所定の基準人力ビットと比較することにより、フレ ーム同期判定を行なうために利用できる。

参照番号４００の第４図は、本発明による時分割多重化信号のＣＲＣデジタル受 信機フレーム同期判定システムの第２実施例を示し、短縮された巡回符号５＝ｎ ｏ−ｎ＞０が用いられている。入力Ｃ（Ｘ）がＦＩＲフィルタ（４０２゜４０６ ）に印加され、このフィルタは第１多重遅延システム・ユニット（１０２）およ び第１論理ゲート・システム・ユニッ）（１０４）であり、これは、それぞれが 利得率ユニット（４０８Ａ、４０８Ｂ、、、、）の一つに動作可能に結合された 所定の数の遅延装置（４０４Ａ、４０４Ｂ、、。

、）によって示されている。ＦＩＲフィルタ（４０２，４０６）の選択されタッ プされた出力は、遅延ユニットの順次系列（４１２Ａ、４１２Ｂ、、、、）に印 加され、遅延ユニットは、ｍ−１１！！延からゼロ遅延までの範囲を与え、その ため一連の出力（ｙｌ、、、、、ｙｍ）を与え、この出力は、所定の基準入力ビ ットと比較することにより、フレーム同期判定を行なうために利用できる。

参照番号５００の第５図は、本発明による時分割多重化信号のＣＲＣデジタル受 信機フレーム同期判定システムの第３実施例を示し、ここで巡回符号についてｎ は実質的に１５であり、ｋは実質的に１１である。入力ｃ　（ｘ）がＦＩＲフィ ルタ（５０２，５０６）に印加され、このフィルタは第１多重遅延システムユニ ット（１０２）および第１論理ゲート・システム・ユニット（１０４）であり、 これはそれぞれが１２個の利得率ユニットｈ０〜ｈ、、（５０８Ａ、５０８Ｂ、 、、、、）の一つに動作可能に結合された１１個の遅延ユニット（５０４Ａ、５ ０４Ｂ、、、、）によって示されている。ＦＩＲフィルタ（５０２，５０６）の 出力は、３つの遅延ユニットの別の系列（５１２Ａ、５１２Ｂ、５１２Ｃ）に印 加され、この遅延ユニットの系列のタップされた遅延ラインは、一連の出力（ｙ ｌ、’ｙｊ、ｙ３、ｙ４）を与え、この出力は、所定の基準人カビ・ストと比較 することにより、フレーム同期判定を行なうために利用できる。

参照番号６００の第６図は、本発明による時分割多重化信号のＣＲＣデジタル受 信機フレーム同期判定システムの第４実施例を示し、ここで巡回符号についてｎ は実質的に１３であり、ｋは実質的に９である。入力ｃ　（ｘ）がＦＩＲフィル タ（６０２，６０６）に印加され、このフィルタは第１多重遅延システムユニッ ト（ｌ　Ｏ２＞および第１論理ゲート・システム・ユニット（１０４）であり、 これはそれぞれが１２個の利得率ユニットｈ０〜ｈ、、（６０８Ａ、６０８Ｂ、 、、、）の一つに動作可能に結合された１１個の遅延ユニット　（６０４Ａ、６ ０４Ｂ、、、、）によって示されている。ＦＩＲフィルタ（６０２，６０６）の 選択されタップされた出力は、遅延ユニットの系列（６１２Ａ。

６１２Ｂ、、、、）に順次印加され、遅延ユニットは３つの遅延（６１２Ａ、６ １２Ｂ、６１２Ｃ）、２つの遅延（６１２Ｄ、６１２Ｅ）、１つの遅延（６１２ Ｆ）およびゼロ遅延を、この遅延ユニットの系列の順次タップされた出力に与え 、それにより一連の出力（ｙｌ、ｙ２．ｙ３゜ｙ４）を与え、この出力は、所定 の基準入力ビットと比較することにより、フレーム同期判定を行なうために利用 できる。

参照番号７００の第７図は、（７，３）短縮巡回符号を用いる、本発明による時 分割多重化信号のＣＲＣデジタル受信機フレーム同期判定システムの第５実施例 を示す。入れ、このフィルタは＄１１多遅延システムユニット（１０２）および 第１論理ゲート・システム・ユニット（１０４）であり、これはそれぞれが利得 率ユニット（７０８Ａ、７０８Ｂ、、、、、７０８Ｇ）の一つに動作可能に結合 された所定の数の遅延ユニット　（７０４Ａ、７０４Ｂ、、、、。

７０４Ｆ＞によって示されている。一般に、利得率入力は、各遅延（７０８Ａ、 ７０８Ｂ、、、、、７０８Ｆ）の前のタップと、最後の遅延（７０８Ｇ）の後の 最後のタップとを個別に含み、これらの入力はそれぞれの利得率によって乗ぜら れる。それぞれの利得率（ｈ８．ｈ７．ｈ６．ｈ５）によって乗ぜられる、選択 されタップされた遅延（７０４Ｃ，７０４Ｄ、７０４Ｅ、７０４Ｆ）出力は、第 １多重遅延システムの最後の４つの遅延のそれぞれの直後にタップされ、かつ、 利得率で乗ぜられ、遅延ユニットの系列（７１２Ａ、７１２Ｂ、７１２Ｃ）に順 次印加され、ここで遅延ユニットはｍ−１遅延からゼロ遅延までの範囲を与え、 本実施例では、３つの遅延系列＜７１２Ａ）、２つの遅延系列（７１２Ｂ）、１ つの遅延系列（７１２Ｃ）であり、第１多重遅延システムの最後の遅延の次のタ ップは直接与えられて、一連の出力（ｙｌ、ｙ２．ｙ３．ｙ４）を与え、この出 力は、所定の基準入力ビットと比較することにより、フレーム同期判定を行なう ために利用できる。

参照番号８００の第８図は、（１５，１１）巡回符号を受信機フレーム同期判定 システム（第２論理ゲート・システム・ユニットは図示せず）の第６実施例を示 し、ここでは有限インパルスフィルタが転置されている。入力Ｃ（Ｘ）がＦＩＲ フィルタ（８０２，８０６）に印加され、このフィルタは第１論理ゲート・シス テム・ユニット（１０４）および第１多重遅延システムユニット（１０２）であ り、これはそれぞれが１１個の遅延ユニッ）　（８０４Ａ、８０４Ｂ、、、、） の一つに動作可能に結合された１２個の利得率ユニットｈ０〜ｈ、、（８０８Ａ 、８０８Ｂ、、、、）によって示されている。ＦＩＲフィルタ（８０２，８０６ ）の出力は、＃１２重量化遅延ユニット（１０ｇ）である、３つの遅延ユニット の系列（８１２Ａ、８１２Ｂ、８１２Ｃ）に印加され、一連の出力（Ｙｌ、ｙ２ ．ｙ３．ｙ４）を与え、この出力は、所定の基準入力ビットと比較することによ り、フレーム同期判定を行なうために利用できる。

参照番号９００の第９図は、本発明による時分割多重化信号のデジタル受信機フ レーム同期判定について非帰還ＣＲＣを判定する方法のフロー図を示す。ビット からなる受信時分割多重化信号のデジタル受信機フレーム同期判定を生成する非 帰還循環冗長検査方法は、少なくとも：タイミング・ユニットに基づいて、受信 時分割多重化信号の所定の数の第１選択遅延ビットを生成する段階（９０２）； 所定の論理の基づいて、選択された第１選択遅延ビットを処理して、第１処理ビ ツトをめる段階（９０４）：選択されたｊＦ１１処理ビットを用いて、所定の数 の第２選択遅延ビットを生成する段階（９０６）：および所定の論理に基づいて 、第２選択遅延ビット、選択された第１選択遅延ビット、所定の基準入力ビット を処理し、フレーム同期を判定しく９０８）、フレーム同期が有効かどうかを判 定しく９１０）、そして、フレーム同期が有効でない（Ｎ）場合に、タイミング ユニットに基づいて、受信時分割多重化信号の所定の数の第１選択遅延ビットを 生成する段階（９０２）に戻り、フレーム同期が有効である（Ｙ）場合に、フレ ーム同期を示す信号（フレーム同期用出力信号）を出力しく９１２）　、タイミ ング・ユニットに基づいて、受信時分割多重化信号の所定の数の第１選択遅延ビ ットを生成する段階（９０２）に戻る段階によって構成される。このように戻る ことは、すべての可能な第１同期判定が判明するまで繰り返される。

タイミング・ユニットに基づいて、受信時分割多重化信号の第１選択遅延ビット を生成することは、受信時分割多重化信号のビットとタイミング装置とに応答す る少なくとも実質的に均等な第１多重遅延ユニットを利用することを含み、この 実質的に均等な第１多重遅延ユニットは、所望のビット情報をラッチする少なく とも選択されたフリップフロップを含む。

本発明の装置について説明したように、選択された第１選択遅延ビットは、所定 の論理に基づいて処理され、第１処理ビツトをめ、これは、少なくとも第１の選 択された排他的論理和（ＸＯＲ）論理ゲートを用いて所定の第１選択遅延ビット をＸＯＲ論理に基づいて処理することを含む。

また、選択された第１処理ビツトは、第２選択遅延ビットを生成するために用い られ、これは、少なくとも選択されたフリップフロップ遅延システムを用いて、 選択処理された所定の第１選択遅延ビットをＸＯＲ論理に基づいてラッチするこ とを含む。

第２選択遅延ビット、選択された第１選択遅延ビットおよび所定の基準入力ビッ トを所定の論理に基づいて処理することは、少なくとも合成器および第２選択さ れた排他的論理和（ＸＯＲ）論理ゲート（それぞれのゲートは、選択処理された 所定の第１選択遅延ビット、ラッチされ選択処理された所定の第１選択遅延ビッ トおよび所定の基準入力ビットのうち２つをＸＯＲ論理に基づいて処理する）を 用いて、処理ビットを合成することにより、受信時分割多重化信号について少な くとも第１フレーム同期判定を行なうことを含む。

これらの段階はさらに二所定の数の選択され順次ラッチされ選択処理された所定 の第１選択遅延ビットと、選択された所定の基準人力ビットとを処理して、第２ ＸＯＲシリアル・ラッチ論理ゲート出力を与え、かつ、選択処理された所定の第 １選択遅延ビットおよび選択された所定の基準人力ビットを処理して、第１−第 ２ＸＯＲ論理ゲート出カを与える段階；および第２ＸＯＲシリアル・ラッチ論理 ゲート出力と１１−第２ＸＯＲ論理ゲート出力とを合成して、フレーム・シーケ ンス判定を行なう段階を含む。

装置として構成すると、　所定の数の第１選択遅延ビットについて、ｎ≦ｎ０− ｍの場合にｎであり、ｎ＞ｎｏ−ｍの場合にに＋１とすると： （１）所定の論理に基づいて処理する第１選択遅延ビットの数は、ｎ≦ｎｏ−ｍ の場合に実質的にｎであり、ｎｕｎ、−ｍの場合にに＋１である； （２）第２選択遅延ビットの所定の数は、実質的にｍ−１である；および （３）第２ＸＯＲシリアル・ラッチ論理ゲート出力と第１−第２　ＸＯＲ論理ゲ ート出力とを合成した数は、実質的にｎ−ｋｚｍであり、ｍは所定の基準ビット の数であり、かつ、巡回冗長検査ビット・セグメントの大きさでもある。

また、本発明の方法は：タイミング・ユニットに基づいて受信時分割多重化信号 の所定の数の第１選択遅延ビットを生成する段階（９０２）；所定の論理に基づ いて、選択された＃Ｉ１選択遅延ビットを処理して、第１処理ビツトを得る段階 （９０４）；選択された第１処理ビツトを用いて、所定の数の第２選択遅延ビッ トを生成する段階（９０６）；および第２選択遅延ビット、選択された第１選択 遅延ビットおよび所定の基準人力ビットを所定の論理に基づいて処理する段階（ ９０８）の少なくとも一つが、デジタル・コンピュータによって実行されるコン ピュータ・プログラムを保存するコンピュータ・プログラム保存媒体を用いて実 行され、このコンピュータ・プログラムは：少なくとも第１固定長データ・ビッ ト・セグメントとそれに続く巡回冗長検査ビット・セグメントとを含む受信時分 割多重化信号を処理する段階；および少なくとも第１固定長データ・ビット・セ グメントとそれに続く巡回冗長検査ビット・セグメントのそれぞれに対してフレ ーム同期出力を生成する段階を用いる。

一般に、受信時分割多重化信号は、少なくとも第１固定長データ・ビット・セグ メントと、それに続く巡回冗長検査ビット・セグメントとを含む。

コンピュータ・プログラムは：第１多重遅延システム手段を構成するため、第１ 選択遅延ビットの値を生成する段階；第１論理ゲート・システム手段を構成する ため、選択された第１選択遅延ビットの値をＸＯＲ論理に基づいて処理する段階 ；第２多重遅延システム手段を構成するため、第２選択遅延ビットの値を生成す る段階；および第２論′埋ゲート・システム手段を構成するため、所定の数の選 択された第２選択遅延ビット、選択処理された第１選択遅延ビットおよび所定の 基準入力ビットをＸＯＲ論理に基づいて処理し、第６処理値をめ、かつ、第６処 理値を合成して、受信時分割多重化信号について少なくとも第１フレーム同期判 定を行なう段階を実質的に含む。

一般に、ＣＲＣ符号は生成多項式ｇ　（ｘ）によって表される。以下では生成多 項式ｇ　（ｘ）からパリティ・チェック多項式ｈ　（ｘ）をめる方法について説 明する。

巡回または短縮巡回（ｎ、ｋ）符号について、生成多項式ｇ　（ｘ）は、度数ｍ ＝ｎ−ｋを有する。任意の有限フィールド以上の度数の多項式ｇ　（Ｘ）では、 最小整数ｎ０が存在し、ｇ　（ｘ）はｘ　ｎ　０　１の係数であり、度数ｎ。− ｍの多項式ｈ　（ｘ）が存在し、ｇ　（Ｘ）ｈ　（ｘ）＝Ｘ”−１である。この ようなｎｏの最大数はｑｆｆｌ−１であり、ｑはｇ（Ｘ）が基づいている有限フ ィールドの大きさである。バイナリ有限フィールドでは、ｎｏの最大数は２”− １である。

このｎｏは、ＣＲＣ符号の固有長（ｎａｔｕｒａｌ　ｌｅｎｇｔｈ）という。

ｈ　（ｘ）を生成する便利な方法として、ｇ　（ｘ）を用いてＸ乗算モジュロｇ 　（Ｘ）演算（ｍｕｌｔｉｐｌｙ　ｂｙ　ｘ　ｍｏｄｕｌｅｇ（ｘ）　ｏｐｅｒ ａｌｉｏｎ）を実行する帰還シフト・レジスタを構成する方法がある。まず、帰 還シフト・レジスタの最終段を除くすべての段がゼロに設定され、最終段は１に 設定される。帰還レジスタは、初期値に戻るまで実行することが許され、得られ た出力はｈ　（Ｘ）の多項係数となる。

第２図の好適な実施例で説明した構成では、生成多項式ｇ　（Ｘ）＝ｘ’＋ｘ＋ １を有するバイナリＣＲＣ符号が用いられている。ｈ　（Ｘ）の係数を得るため 、帰還シフト・レジスタは０００１に設定され、係数は順次以下のようになる： これにより、ｈ　（Ｘ）＝ｘ”＋ｚ”＋ｘ’＋ｘ’＋ｚ３＋Ｘ”＋Ｘ＋１となる この符号のパリティ・チェック行列は次のようになる：００１　ｌ Ｈ＝　１ｏｉｉ Ｏｌ　００ この符号は、第５図に示すシステムの構造で構成できる。

パリティ・チェック行列Ｈの上段の２つの行を削除することにより、この符号を （１３，９）符号に短縮すると、第６ｒＭにも示しているシステムで示されてい る第２（！Ｉの構成例において用いられる短縮ＣＲＣ符号が得られる。パリティ ・チェック行列の上部の８つの行を削除することによりこの符号を（７，３）符 号にさらに短縮することにより、第７図に示すＣＲＣ符号システムが得られる。

データ・ストリーム・モ・ジュロｇ　（ｘ）の剰余をとることによりて生成され るＣ界Ｃについて、基準ビットＹ、、、、。

ｙｍは一般にゼロである。本発明とは特に関係ない他の所望特性を得るため、Ｃ ＲＣが修正される場合も多い。符号ビットの極性を反転したり、ＣＲＣ生成子の 初期状が態をすべて１に設定するなど（ただしこれらに限定されるものではない ）、デジタル・ネットワークで一般に行なわれるそのようなすべてのＣＲＣ修正 は、一般に生成されるＣＲＣに定数ベクトルを追加することみなすすことができ 、基準ビットは、この定数ベクトルとパリティ・チェック行列Ｈを乗することに よって判定できる。例えば、（７，３）符号の場合、すべてのビットを反転する ことは、符号ベクトルに全１ベクトル（ａｌｌ−ｏｎｅ　ｖｅｃｔｏｒ）を加算 することに相当する。全１ベクトルからのパリティは次のようになる：（１１１ １１１１）Ｈ＝　（０１１０）−（Ｙ４Ｙ、Ｙ、Ｙ、）従って、（ｙ４ｙ３ｙ２ ｙｌ）＝（ｏｏｏｏ）について符号化セグメントを宣させずに、（ｙ４ｙ３ｙ２ ｙｌ）＝（０１１０）の場合に行なわれる。

故に、上記の例では、ランダム・ビット・ストリーム上の偽アラーム・レートは 、度数４の生成多項式ｇ　（ｘ）に基づいて２−４となる。一般に、ランダム・ ビット・ストリーム上の偽アラーム・レートは、ｍビットＣＲＣ符号にっいて２ −′″どなる。

以上、例示的な実施例について説明してきたが、本発明から逸脱せずに多くの変 形や修正が可能であることは当業者に明らかである。そのような修正には、ＦＩ Ｒフィルタに転置型を用いたり、複数のこのような装置ユニットを用いたり、こ れらの修正を組み合わせて、高速化や他の利点を得ることができるが含まれる。

従って、このようなすべての変形および修正は、添付の請求の範囲に定められる 本発明の精神および範囲に含まれる。

本発明は、適切なフレーム回路と共に利用することにより、デジタル受信機フレ ーム同期判定に要する時間を大福に短縮し、デジタル・ネットワーク通信の効率 化を可能にする。

第１図 １１　ｆｆ２　１３　ｙ４ 第９図 要約書 デジタル受信機用の非同期巡回冗長検査（ＣＲＣ）装置および方法は、有限パル ス応答（ＦＩＲ）フィルタ、比較／ゲート回路を利用することを含む。ＦＩＲフ ィルタは、第１多重遅延システム・ユニット（１０２）および第１論理ゲート・ システム（１０４）を内蔵してもよい。比較／ゲート回路は、第２多重遅延シス テム・ユニット（１０６）および第２論壇ゲート・システム（１０１）を内蔵し てもよい。本装置および方法は、コンピュータ・プログラムを利用して構成でき る。本発明は、受信デジタル信号上でＣＲＣフレーム同期の高速判定を行なう。

Claims (10)

【特許請求の範囲】
1. １．ビットからなる受信時分割多重化信号のデジタル受信機フレーム同期判定を 行なうマルチビット巡回冗長検査（ＣＲＣ）装置および方法であって、周期的な リセットを必要とせず、該ＣＲＣは少なくとも有限インパルス応答フィルタを用 いることを特徴とするマルチビット巡回冗長検査装置および方法。
2. ２．前記有限インパルス応答フィルタは、転置型であることを特徴とする請求項 １記載のマルチビット巡回冗長検査装置。
3. ３．ビットからなる受信時分割多重化信号のデジタル受信機フレーム同期判定を 行なう非帰還マルチビット巡回冗長検査（ＣＲＣ）装置であって： （Ａ）受信時分割多重化信号のビットとタイミング手段とに応答して、所定の数 の第１選択遅延ビットを生成する第１多重遅延システム手段； （Ｂ）少なくとも前記第１選択遅延ビットに応答して、選択された第１選択遅延 ビットを所定の論理に基づいて処理する第１論理ゲート・システム手段；（Ｃ） 前記処理選択された第１選択遅延ビットに応答して、所定の数の第２選択遅延ビ ットを生成する第２多重遅延システム手段；および （Ｄ）少なくとも：前記選択された第２選択遅延ビット，選択処理された第１選 択遅延ビット，所定の基準入力ビットおよび前記タイミング手段のいずれかに応 答して、第２選択遅延ビット，選択処理され選択された第１選択遅延ビットおよ び所定の基準入力ビットを前記所定の論理に基づいて処理する第２論理ゲート・ システム手段；によって構成され、 上記の手段は、前記受信時分割多重化信号について少なくとも第１フレーム同期 判定を行なうべく構成されることを特徴とする非帰還マルチビット巡回冗長検査 装置。
4. ４．少なくとも： （４Ａ）前記第１多重遅延システム手段は、受信時分割多重化信号のビットとタ イミング装置とに応答する少なくとも第１の実質的に均等な多重遅延回路を含み 、（４Ｂ）前記実質的に均等な第１多重遅延回路は、所定の遅延後に、所望のビ ット情報をラッチする選択されたフリップフロップにタップオフされ、 （４Ｃ）前記第１論理ゲート・システム手段は、所定の第１選択遅延ビットをＸ ＯＲ論理に基づいて処理する少なくとも第１の選択された排他的論理和（ＸＯＲ ）論理ゲートを含み、 （４Ｄ）前記第２多重遅延システム手段は、必要に応じて、選択処理された所定 の第１選択遅延ビットをＸＯＲ論理に基づいてラッチする少なくとも選択された フリップフロップ遅延システムを含み、かつ、ラッチする該選択されたフリップ フロップ・システムは、直列に動作可能に接続されたラッチの選択された系列を 並列して構成され、直列接続されたラッチの数は、所望の遅延数に実質的に等し く、各順次選択された系列に対する遅延の数は、所望の最大遅延数からゼロ遅延 までの遅延範囲から順次選択され、（４Ｅ）前記第２該理ゲート・システム手段 は、少なく．とも合成器（ｃｏｍｂｉｎｅｒ）および第２の選択された排他的論 理和（ＸＯＲ）論理ゲートを含み、各ゲートは：選択処理された所定の第１選択 遅延ビット，ラッチされ選択処理された所定の第１選択遅延ビットおよび所定の 基準入力ビットのうち２つをＸＯＲ論理に基づいて処理し、処理されたビットを 合成して、受信時分割多重化信号について少なくとも第１フレーム同期判定を行 ない、ここで：（４Ｅ１）第２の選択されたＸＯＲ論理ゲートは、順次選択され た一連のラッチに連続的に動作可能に結合され、所定の数の選択され、順次ラッ チされ、選択処理された所定の第１選択遅延ビットと、選択された所定の基準入 力ビットとを処理して、第２ＸＯＲシリアル・ラッチ論理ゲート出力を与え、か つ、一つの第２ＸＯＲ論理ゲートは、所望の第１ＸＯＲ出力と選択された所定の 基準入力ビットとに動作可能に結合され、選択処理された所定の第１選択遅延ビ ットおよび選択された所定の基準入力ビットを処理して、第１−第２ＸＯＲ論理 ゲート出力を与え、かつ、（４Ｅ２）前記合成器は、前記第２ＸＯＲシリアル・ ラッチ論理ゲート出力と第１−第２ＸＯＲ論理ゲート出力とを実質的に合成し、 クレーム・シーケンス判定を行ない、（４Ｆ）第１選択遅延ビットの所定の数に ついて、ｎ≦ｎｏ−ｍの場合にｎであり、ｎ＞ｎｏ−ｍの場合にｋ＋１であり、 ｋは符号セグメント内のデータ・セグメントの長さで、ｎｏはＣＲＣ符号の固有 長で、ｎｏ≧ｎであり、（４Ｆ１）所定の論理に基づいて処理する第１選択遅延 ビットの数は、ｎ≦ｎｏ−ｍの場合に実質的にｎであり、ｎ＞ｎｏ−ｍの場合に ｋ＋１であり、 （４Ｆ２）第２選択遅延ビットの所定の数は、実質的にｍ−１であり、 （４Ｆ３）第２×ＯＲシリアル・ラッチ論理ゲート出力と第１−第２×ＯＲ論理 ゲート出力とを合成した数は実質的にｎ−ｋ＝ｍであり、ｍは所定の基準ビット の数であり、かつ、巡回冗長検査ビット・セグメントの大きさでもあり、 （４Ｇ）少なくとも： （４Ｇ１）少なくとも第１多重遅延システム手段，（４Ｇ２）少なくとも第１論 理ゲート・システム手段， （４Ｇ３）少なくとも第２多重遅延システム手段；および （４Ｇ４）少なくとも第２論理ゲートシステム手段の一つが、デジタル・コンピ ュータによって実行されるコンピュータプログラムが保存されたコンピュータ・ プログラム保存媒体を利用して構成され、該コンピュータ・プログラムは： （４Ｇ５）少なくとも第１固定長データ・ビット・セグメントとそれに焼く巡回 冗長検査ビット・セグメントとを含む受信時分割多重化信号を処理する第１手段 ；および （４Ｇ６）少なくとも第１固定長データ・ビット・セグメントとそれに続く巡回 冗長検査ビット・セグメントのそれぞれについてフレーム同期出力を生成する第 ２手段；によって構成され、処理する該第１手段は：（４Ｇ７）第１多重遅延シ ステム手段について、第１選択遅延ビットの値を生成する第３手段，（４Ｇ８） 第１論理ゲート・システム手段について、選択された第１選択遅延ビットの値を ＸＯＲ論理に基づいて処理する第４手段， （４Ｇ９）第２多重遅延システム手段について、第２選択遅延ビットの値を生成 する第５手段；および（４Ｇ１０）第２論理ゲート・システム手段について、所 定の数の選択された第２選択遅延ビット，選択処理され選択された第１選択遅延 ビットおよび所定の基準入力ビットの値をＸＯＲ論理に基づいて処理し、第６処 理値を得る第６手段；ならびに 第６処理値を合成するため、受信時分割多重化信号について少なくとも第１フレ ーム同期判定を行なう第７手段を含み、 （４Ｈ）前記信号は、少なくとも固定長データ・ビット・セグメントとそれに続 く巡回冗長検査ビット・セグメントとをさらに含むことのいずれか一つを特徴と する請求項３記載の非帰還マルチビット巡回冗長検査装置。
5. ５．ビットからなる受信時分割多重化信号のデジタル無線受信機フレーム同期判 定を行なう非帰還マルチビット巡回冗長検査装置であって、少なくとも：（Ａ） 分割多重化信号のビットおよびタイミング手段に応答して、所定の数の第１選択 遅延ビットを生成する第１多重遅延システム手段であって、受信時分割多重化信 号とタイミング手段とに応答する少なくとも第１の実質的に均等な第１多重遅延 回路を含む第１多量遅延システム手段； （Ｂ）少なくとも第１選択遅延ビットに応答して、選択された第１選択遅延ビッ トを所定の論理に基づいて処理する第１論理ゲート・システム手段であって、所 定の第１選択遅延ビットをＸＯＲ論理に基づいて処理する少なくとも第１の選択 された排他的論理和（ＸＯＲ）該理ゲートを含む第１論理ゲート・システム手段 ； （Ｃ）前記処理選択された第１選択遅延ビットに応答して、所定の数の第２選択 遅延ビットを生成する第２多重遅延システム手段；および （Ｄ）少なくとも；選択された第２選択遅延ビット，選択処理された第１選択遅 延ビット，所定の基準入力ビットおよび前記タイミング手段のいずれかに応答し て、第２選択遅延ビット，選択処理され選択された第１選択遅延ビットおよび所 定の基準入力ビットを前記所定の論理に基づいて処理する第２論理ゲート・シス テム手段；によって構成され、 上記の手段は、受信時分割多重化信号について少なくとも第１フレーム同期判定 を行なうべく構成されていることを特徴とする非帰還マルチビット巡回冗長検査 装置。
6. ６．少なくとも： （６Ａ）前記実質的に均等な第１多重遅延回路は、ビット情報をラッチする少な くとも選択されたフリップフロップを含むこと、 （６Ｂ）前記第２多重遅延システム手段は、必要に応じて、選択処理された所定 の第１選択遅延ビットをＸＯＲ論理に基づいてラッチする少なくとも選択された フリップフロップ遅延システムを含むこと、 （６Ｃ）前記第２論理ゲートシステム手段は、少なくとも合成器および第２の選 択された排他的論理和（ＸＯＲ）論理ゲートを含み、各ゲートは：選択処理され た所定の第１選択遅延ビット，ラッチされ選択処理された所定の第１選択遅延ビ ットおよび所定の基準入力ビットのうち２つをＸＯＲ論理に基づいて処理し、処 理されたビットを合成して、受信時分割多重化信号について少なくとも第１フレ ーム同期判定を行ない、 （６Ｃ１）第２の選択されたＸＯＲ論理ゲートは、順次選択された系列のラッチ に連続的に動作可能に結合され、所定の数の選択され、順次ラッチされ選択処理 された所定の第１選択遅延ビットと、選択された所定の基準入力ビットとを処理 して、第２ＸＯＲシリアル・ラッチ論理ゲート出力を与え、かつ、一つの第２Ｘ ＯＲ計理ゲートは所望の第１ＸＯＲ出力と選択された所定の基準入力ビットとに 動作可能に結合され、選択処理された所定の第１選択遅延ビットおよび選択され た所定の基準入力ビットを処理して、第１−第２ＸＯＲ論理ゲート出力を与え、 （６Ｃ２）前記合成器は、第２ＸＯＲシリアル・ラッチ論理ゲート出力および第 １−第２ＸＯＲ論理ゲート出力を実質的に合成して、フレーム・シーケンス判定 を行なうこと、 （６Ｄ）所定の数の第１選択遅延ビットについて、ｎ≦ｎｏ−ｍの場合にｎであ り、ｎ＞ｎｏ−ｍの場合にｋ＋１であり、ｋは符号セグメント内のデータ・セグ メントの長さであり、ｎｏはｎｏ≧ｎとなるＣＲＣ符号の固有長であり、（６Ｄ １）所定の論理に基づいて処理する第１選択遅延ビットの数は、ｎ≦ｎｏ−ｍの 場合に実質的にｎであり、ｎ＞ｎｏ−ｍの場合にｋ＋１であり； （６Ｄ２）第２選択遅延ビットの所定の数は、実質的にｍ−１であり； （６Ｄ３）第２ＸＯＲシリアル・ラッチ論理ゲート出力と第１−第２ＸＯＲ論理 ゲート出力とを合成した数は、実質的にｎ−ｋ＝ｍであり、ｍは所定の基準ビッ トの数であり、かつ、巡回冗長検査ビット・セグメントの大きさでもあること； および （６Ｅ）前記信号は、少なくとも固定長データ・ビット・セグメントとそれにつ づく巡回冗長検査ビット・セグメントとを含むこと； のいずれか一つであることを特徴とする請求項５記載の非帰還マルチビット巡回 冗長検査装置。
7. ７．デジタル・コンピュータで用いるための非帰還マルチビット巡回冗長検査装 置であって、少なくとも：前記デジタル・コンピュータによって実行されるコン ピュータ・プログラムを保存するコンピュータ・プログラム保存媒体であって、 該コンピュータ・プログラムは少なくとも： 少なくとも第１固定長データ・ビット・セグメントとそれにつづく巡回冗長検査 ビット・セグメントを含む受信時分割多重化信号を処理する第１手段；および少 なくとも第１固定長データ・ビット・セグメントとそれにつづく巡回冗長検査ビ ット・セグメントのそれぞれについてフレーム同期出力を生成する第２手段；に よって構成されることを特徴とする非同期マルチビット巡回冗長検査装置。
8. ８．処理する前記第１手段は：第１多重遅延システム手段について、第１選択遅 延ビットの値を生成する第３手段；第１論理ゲート・システム手段について、選 択された第１選択遅延ビットの値をＸＯＲ論理に基づいて処理する第４手段；第 ２多重遅延システム手段について、第２選択遅延ビットの値を生成する第５手段 ：および第２論理ゲート・システム手段について、所定の数の選択された第２選 択遅延ビット，選択処理され選択された第１選択遅延ビットおよび所定の基準入 力ビットの値をＸＯＲ論理に基づいて処理し、第６処理値を求め、かつ、第６処 理値を合成して、受信時分割多重化信号について少なくとも第１フレーム同期判 定を行なう第６手段を含み、第１選択遅延ビットの所定の数について、ｎ≦ｎｏ −ｍの場合にｎであり、ｎ＞ｎｏ−ｍの場合にｋ＋１であり、ｋは符号セグメン ト内のデータ・セグメントの長さであり、ｎｏはｎｏ≧ｎとなるＣＲＣ符号の固 有長であり、 （８Ａ）所定の論理に基づいて処理する第１選択遅延ビットの数は、ｎ≦ｎｏ− ｍの場合に実質的にｎであり、ｎ＞ｎｏ−ｍの場合にｋ＋１であり； （８Ｂ）第２選択遅延ビットの所定の数は、実質的にｍ−１であり； （８Ｃ）第２ＸＯＲシリアル・ラッチ論理ゲート出力と第１−第２ＸＯＲ論理ゲ ート出力とを合成した数は、実質的にｎ−ｋ＝ｍであり、ｍは所定の基準ビット の数であり、かつ、巡回冗長検査ビット・セグメントの大きさでもあることを特 徴とする請求項７記載の非帰還マルチビット巡回冗長検査装置。
9. ９．ビットからなる受信時分割多重化信号のデジタル受信機フレーム同期判定を 生成する非帰還マルチビット巡回冗長検査方法であって、少なくとも： （Ａ）タイミング・ユニットに基づいて、受信時分割多重化信号の所定の数の第 １選択遅延ビットを生成する段階；（Ｂ）選択された第１選択遅延ビットを所定 の論理に基づいて処理して、第１処理ビットを得る段階；（Ｃ）選択された第１ 処理ビットを用いて、所定の数の第２選択遅延ビットを生成する段階；および（ Ｄ）第２選択遅延ビット，選択された第１選択遅延ビットおよび所定の基準入力 ビットを前記所定の論理に基づいて処理する段階； によって構成されることを特徴とする非同期マルチビット巡回冗長検査方法。
10. １０．少なくとも： （１ＯＡ）タイミング・ユニットに基づいて、受信時分割多重化信号の第１選択 遅延ビットを生成する段階は、受信時分割多重化信号とタイミング装置とに応答 する少なくとも実質的に均等な第１多重遅延回路を含むこと、（１０Ｂ）前記実 質的に均等な第１多重遅延回路は、所望のビット情報をラッチする少なくとも選 択されたフリップフロップを含むこと、 （１０Ｃ）選択された第１選択遅延ビットを所定の論理に基づいて処理して、第 １処理ビットを得る段階は、所定の第１選択遅延ビットをＸＯＲ論理に基づいて 処理する少なくとも第１の選択された排他的論理和（ＸＯＲ）論理ゲートを用い ることを含むこと、 （１０Ｄ）選択された第処理ビットを用いて第２選択遅延ビットを生成する段階 は、必要に応じて、選択処理された所定の第１選択遅延ビットをＸＯＲ論理に基 づいてラッチする少なくとも選択されたフリップフロップ遅延システムを用いる こと、 （１０Ｅ）第２選択遅延ビット，選択された第１選択遅延ビットおよび所定の基 準入力ビットを所定の論理に基づいて処理する段階は、少なくとも合成器と第２ の選択された排他的論理和（ＸＯＲ）論理ゲートを用い、各ゲートは：選択処理 された所定の第１選択遅延ビット，ラッチされ選択処理された所定の第１選択遅 延ビットおよび所定の基準入力ビットのうち２つをＸＯＲ論理に基づいて処理し 、処理されたビットを合成して、受信時分割多重化信号について少なくとも第１ フレーム同期判定を行ない、さらに：（１０Ｅ１）所定の数の選択された順次ラ ッチされ選択処理された所定の第１選択遅延ビットと、選択された所定の基準入 力ビットとを処理して、第２×ＯＲシリアル・ラッチ論理ゲート出力を与え、か つ、選択処理された所定の第１選択遅延ビットと選択された所定の基準入力ビッ トとを処理して、第１−第２ＸＯＲ論理ゲート出力を与える段階および （１０Ｅ２）前記第２ＸＯＲシリアル・ラッチ論理ゲート出力および前記第１− 第２ＸＯＲ論理ゲート出力を合成して、フレーム・シーケンス判定を行なう段階 を含むこと、 （１０Ｆ）第１選択遅延ビットの所定の数について、ｎ≦ｎｏ−ｍの場合にｎで あり、ｎ＞ｎｏ−ｍの場合にｋ＋１であり、ｋは符号セグメント内のデータ・セ グメントの長さであり、ｎｏはｎｏ≧ｎとなるＣＲＣ符号の固定長であり、（１ ０Ｆ１）所定の論理に基づいて処理する第１選択遅延ビットの数は、ｎ≦ｎｏ− ｍの場合に実質的にｎであり、ｎ＞ｎｏ−ｍの場合にｋ＋１であり；（１０Ｆ２ ）第２選択遅延ビットの所定の数は、実質的にｍ−１であり； （１０Ｆ３）第２ＸＯＲシリアル・ラッチ論理ゲート出力と第１−第２ＸＯＲ論 理ゲート出力とを合成した数は、実質的にｎ−ｋ＝ｍであり、ｍは所定の基準ビ ットの数であり、かつ、巡回冗長検査ビット・セグメントの大きさでもあること 、 （１０Ｇ）少なくとも： （１０ＧＩ）タイミング・ユニットに基づいて、受信時分割多重化信号の所定の 数の第１選択遅延ビットを生成する段階， （１０Ｇ２）選択された第１選択遅延ビットを所定の論理に基づいて処理して、 第１処理ビットを得る段階，（１０Ｇ３）選択された第１処理ビットを用いて、 所定の数の第２選択遅延ビットを生成する段階；および（１０Ｇ４）第２選択遅 延ビット，選択された第１選択遅延ビットおよび所定の基準入力ビットを前記所 定の論理に基づいて処理する段階の少なくとも一つが、デジタル・コンピュータ によって実行されるコンピュータ・プログラムを保存するコンピュータ・プログ ラム保存媒体を用いて構成され、該コンピュータ・プログラムは：（１０Ｇ５） 少なくとも第１固定長データ・ビット・セグメントとそれに続く巡回冗長検査ビ ット・セグメントとを含む受信時分割多重化信号を処理する段階および（１０Ｇ ６）少なくとも第１固定長データ・ビット・セグメントとそれに続く巡回冗長検 査ビット・セグメントのそれぞれについてフレーム同期出力を生成する段階；を 利用し、少なくとも第１固定長データ・ビット・セグメントとそれに続く巡回冗 長検査ビット・セグメントを含む受信時分割多重化信号を処理する前記段階は： （１０Ｇ６ａ）第１多重遅延システム手段を構成するため、第１選択遅延ビット の値を生成すること、（１０Ｇ６ｂ）第１論理ゲート・システム手段を構成する ため、選択された第１選択遅延ビットの値をＸＯＲ論理に基づいて処理すること 、 （１０Ｇ６ｃ）第２多重遅延システム手段を構成することについて、第２選択遅 延ビットの値を生成すること、および （１０Ｇ６ｄ）第２論理ゲート・システム手段を構成するため、所定の数の選択 された第２選択遅延ビット，選択処理された第１選択遅延ビットおよび所定の基 準入力ビットの値をＸＯＲ論理に基づいて処理して、第６処理値を求め、かつ、 第６処理値を合成して、受信時分割多重化信号について少なくとも第１フレーム 同期判定を行なうことを含むこと、および （１０Ｈ）前記信号は、少なくとも固定長データ・ビット・セグメントとそれに つづく巡回冗長検査ビット・セグメントとを含むことの一つであることを特徴と する請求項９記載の非帰還マルチビット巡回冗長検査方法。