NL9302266A - Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting. - Google Patents

Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting. Download PDF

Info

Publication number
NL9302266A
NL9302266A NL9302266A NL9302266A NL9302266A NL 9302266 A NL9302266 A NL 9302266A NL 9302266 A NL9302266 A NL 9302266A NL 9302266 A NL9302266 A NL 9302266A NL 9302266 A NL9302266 A NL 9302266A
Authority
NL
Netherlands
Prior art keywords
input
coupled
memory element
output
converting means
Prior art date
Application number
NL9302266A
Other languages
English (en)
Original Assignee
Nederland Ptt
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nederland Ptt filed Critical Nederland Ptt
Priority to NL9302266A priority Critical patent/NL9302266A/nl
Priority to US08/663,140 priority patent/US5724034A/en
Priority to KR1019960703448A priority patent/KR100189267B1/ko
Priority to JP7517771A priority patent/JP3002713B2/ja
Priority to CZ961892A priority patent/CZ189296A3/cs
Priority to EP95905101A priority patent/EP0737390B1/en
Priority to DE69419035T priority patent/DE69419035T2/de
Priority to CN94194655.XA priority patent/CN1139503A/zh
Priority to AU13848/95A priority patent/AU683712B2/en
Priority to PL94315146A priority patent/PL175567B1/pl
Priority to AT95905101T priority patent/ATE181193T1/de
Priority to CA002179296A priority patent/CA2179296C/en
Priority to PCT/EP1994/004272 priority patent/WO1995018495A1/en
Publication of NL9302266A publication Critical patent/NL9302266A/nl
Priority to NO962729A priority patent/NO962729L/no

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
    • H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5672—Multiplexing, e.g. coding, scrambling
    • H04L2012/5674—Synchronisation, timing recovery or alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Static Random-Access Memory (AREA)
  • Communication Control (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Color Television Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Description

KONINKLIJKE PTT NEDERLAND N.V.
GRONINGEN
Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting A Achtergrond van de uitvinding
De uitvinding betreft een inrichting voor het vaststellen van grenzen in een bitstroom, omvattende - converteermiddelen voor het converteren van een eerste aantal bits van de bitstroom in een tweede aantal bits, en - vergelijkmiddelen voor het vergelijken van het tweede aantal bits met een derde aantal bits van de bitstroom, welk eerste aantal, tweede aantal en derde aantal elk ten minste gelijk zijn aan één.
Een dergelijke inrichting is van algemene bekendheid. Indien een vast te stellen grens zich bevindt op een bekende afstand van het eerste aantal bits van de bitstroom, is de ligging van deze grens bekend zodra vast is komen te staan dat het tweede aantal bits overeenkomt met het derde aantal bits van de bitstroom. Hierbij bevindt dit derde aantal bits zich bijvoorbeeld direct naast of op een bekende afstand van het eerste aantal bits, en dienen ten minste totdat de grens is vastgesteld op regelmatige tijdstippen het converteren en het daaropvolgende vergelijken plaats te vinden.
Een bijvoorbeeld volgens CCITT 1.432 4.5 gedefinieerde bitstroom bestaat uit cellen, waarbij elke cell 53 bytes van elk acht bits omvat. Het probleem van het in deze bitstroom vaststellen van cell-grenzen, gegeven een bepaalde bitklok, wordt in vaktermen "cell delineation" genoemd. Iedere cell beschikt over een header, die bijvoorbeeld vijf bytes omvat. Het converteren behelst in dit geval het berekenen van een Cyclical Redundancy Code of CRC over de eerste vier bytes (het eerste aantal bits) van de uit bijvoorbeeld vijf bytes bestaande header, welke berekende CRC ter grootte van één byte (het tweede aantal bits) is. Het vergelijken behelst in dit geval het onderling vergelijken van de berekende CRC (het tweede aantal bits) en het vijfde byte (het derde aantal bits) van de uit bijvoorbeeld vijf bytes bestaande header. De berekening van de CRC geschiedt aan de hand van een bij de CRC behorend generator polynoom, bijvoorbeeld G(x)=x8+x2+x+1 (of 100000111). De eerste vier bytes U(x) worden vermenigvuldigd met x8 (oftewel rechts aangevuld met 00000000), waarna wordt gedeeld door G(x), hetgeen een waarde Q(x) en een rest R(x) oplevert. De CRC over U(x) is dan gelijk aan de rest R(x).
Het berekenen van de CRC over de eerste vier bytes en het vervolgens vergelijken van de berekende CRC met het vijfde byte dient op regelmatige tijdstippen plaats te vinden. In principe zou dit per bitverschuiving dienen te gebeuren, hetgeen in het meest nadelige geval na 53 keer acht minus 1 bitverschuivingen de vast te stellen grens oplevert. Daar het echter zeer moeilijk is bij zeer hoge bitsnelheden (van bijvoorbeeld 600 Mbit/s) gedurende één bitperiode de genoemde berekening van de CRC te maken, is gekozen voor een andere oplossing. Deze andere oplossing behelst het per byteverschuiving berekenen van de CRC over de eerste vier bytes en het vervolgens vergelijken van de berekende CRC met het vijfde byte, waarbij na 57 byteverschuivingen en nog steeds geen gevonden, met het vijfde byte overeenkomende CRC er één bitverschuiving plaatsvindt, waarna opnieuw maximaal 57 byteverschuivingen plaatsvinden, met per byteverschuiving weer de berekening en de daarop volgende vergelijking, etc. In het meest nadelige geval levert deze oplossing na ca. acht keer 57 byteverschuivingen de vast te stellen grens op, hetgeen ten opzichte van de eerder genoemde oplossing betekent dat er gemiddeld genomen iets meer berekeningen en vergelijkingen nodig zijn, en gemiddeld genomen pas na een ca. acht keer grotere tijdsduur de grens wordt vastgesteld. Daarentegen is er wel acht keer meer tijd beschikbaar voor één berekening en een daarop volgende vergelijking.
De bekende inrichting volgens de uitvinding heeft onder meer als nadeel, dat met deze inrichting in het meest nadelige geval pas nadat ruim acht cellen zijn gepasseerd de grens kan worden vastgesteld.
B Samenvatting van de uitvinding
De uitvinding stelt zich onder meer ten doel een inrichting van de in de aanhef vermelde soort te verschaffen waarmee gemiddeld genomen de grens sneller kan worden vastgesteld.
Daartoe heeft de inrichting volgens de uitvinding het kenmerk, dat de converteermiddelen verdisconteermiddelen omvatten voor het verdisconteren van de invloed van ten minste één buiten het eerste aantal bits gelegen bit op het converteren.
Met de inrichting volgens de uitvinding wordt per bitverschuiving de conversie van het eerste aantal bits in het tweede aantal bits bepaald (oftewel wordt de CRC bepaald), echter niet door iedere keer opnieuw een volledige conversie uit te voeren (een volledige CRC te berekenen), maar door na een bitverschuiving slechts de invloed van een laatst ingeschoven bit en van een zojuist uitgeschoven bit te bepalen op een vorige conversie (een vorige CRC).
De uitvinding berust onder meer op het inzicht dat de invloed op de conversie van elk tot het eerste aantal bits behorend bit in een van de betreffende bitwaarde afhankelijke correctiefactor kan worden uitgedrukt, en dat de invloed op de conversie van het zojuist uitgeschoven bit uitgedrukt in een van de betreffende bitwaarde afhankelijke correctiefactor op het conversieresultaat (het tweede aantal bits) in mindering dient te worden gebracht.
Een eerste uitvoeringsvorm van de inrichting volgens de uitvinding heeft het kenmerk, dat de converteermiddelen een teruggekoppelde serieschakeling van ten minste een vierde aantal geheugenelementen omvatten.
Door toepassing van de teruggekoppelde serieschakeling kan met één ingang worden volstaan voor het ontvangen van één binnen het eerste aantal bits gelegen bit per bitverschuiving. Het vierde aantal (geheugenelementen) zal in het algemeen gelijk zijn aan het tweede en het derde aantal (bits).
Een tweede uitvoeringsvorm van de inrichting volgens de uitvinding heeft het kenmerk, dat de serieschakeling ten minste één combineerinrichting omvat voor het koppelen van een geheugenelement met - een ingang van de converteermiddelen voor het ontvangen van ten minste één binnen het eerste aantal bits gelegen bit en - met een ander geheugenelement, welke serieschakeling ten minste één verdere combineerinrichting omvat voor het koppelen van een verder geheugenelement met - een verdere ingang van de converteermiddelen voor het ontvangen van ten minste één buiten het eerste aantal bits gelegen bit en - met een ander geheugenelement.
Via de combineerinrichting wordt het eerder genoemde terugkoppelen gerealiseerd, terwijl via de verdere combineerinrichting het eerder genoemde verdisconteren wordt gerealiseerd.
Een derde en eenvoudige uitvoeringsvorm van de inrichting volgens de uitvinding heeft het kenmerk, dat de geheugenelementen flipflopschakelingen omvatten en de combineerinrichtingen modulo-twee-optellers omvatten.
Een vierde en zeer gedetailleerd weergegeven uitvoeringsvorm van de inrichting volgens de uitvinding heeft het kenmerk, dat de converteermiddelen een eerste combineerinrichting omvatten, waarvan een eerste ingang is gekoppeld met een ingang van de converteermiddelen en waarvan een tweede ingang is gekoppeld met een uitgang van een achtste geheugenelement, van welk achtste geheugenelement een ingang is gekoppeld met een uitgang van een zevende geheugenelement, van welk zevende geheugenelement een ingang is gekoppeld met een uitgang van een zesde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een zesde geheugenelement en waarvan een tweede ingang is gekoppeld met een verdere ingang van de converteermiddelen, van welk zesde geheugenelement een ingang is gekoppeld met een uitgang van een vijfde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een vijfde geheugenelement en waarvan een tweede ingang is gekoppeld met de verdere ingang van de converteermiddelen, van welk vijfde geheugenelement een ingang is gekoppeld met een uitgang van een vierde geheugenelement, van welk vierde geheugenelement een ingang is gekoppeld met een uitgang van een derde geheugenelement, van welk derde geheugenelement een ingang is gekoppeld met een uitgang van een vierde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een tweede geheugenelement en waarvan een tweede ingang is gekoppeld met een uitgang van de eerste combineerinrichting, van welk tweede geheugenelement een ingang is gekoppeld met een uitgang van een derde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een tweede combineerinrichting en waarvan een tweede ingang is gekoppeld met de verdere ingang van de converteermiddelen, van welke tweede combineerinrichting een eerste ingang is gekoppeld met een uitgang van een eerste geheugenelement en een tweede ingang is gekoppeld met de uitgang van de eerste combineerinrichting, van welk eerste geheugenelement een ingang is gekoppeld met de uitgang van de eerste corabineerinrichting, waarbij de acht uitgangen van de geheugeneleraenten elk zijn gekoppeld met eén der ten minste acht uitgangen van de converteermiddelen.
De uitvinding betreft verder converteermiddelen voor toepassing in een inrichting voor het vaststellen van grenzen in een bitstroom, welke converteermiddelen een eerste aantal bits van de bitstroom in een tweede aantal bits converteren, welk eerste aantal en tweede aantal elk ten minste gelijk zijn aan één.
De converteermiddelen volgens de uitvinding hebben het kenmerk, dat de converteermiddelen verdisconteermiddelen omvatten voor het verdisconteren van de invloed van ten minste één buiten het eerste aantal bits gelegen bit op het converteren.
Met de inrichting volgens de uitvinding wordt per bitverschuiving de conversie van het eerste aantal bits m het tweede aantal bits bepaald (oftewel wordt de CRC bepaald), echter niet door iedere keer opnieuw een volledige conversie uit te voeren (een volledige CRC te berekenen), maar door na een bitverschuiving slechts de invloed van een laatst ingeschoven bit en van een zojuist uitgeschoven bit te bepalen op een vorige conversie (een vorige CRC).
Een eerste uitvoeringsvorm van de converteermiddelen volgens de uitvinding heeft het kenmerk, dat de converteermiddelen een teruggekoppelde serieschakeling van ten minste een vierde aantal geheugenelementen omvatten.
Door toepassing van de teruggekoppelde serieschakeling kan met één ingang worden volstaan voor het ontvangen van één binnen het eerste aantal bits gelegen bit per bitverschuiving. Het vierde aantal (geheugenelementen) zal in het algemeen gelijk zijn aan het tweede en het derde aantal (bits).
Een tweede uitvoeringsvorm van de converteermiddelen volgens de uitvinding heeft het kenmerk, dat de serieschakeling ten minste één combineerinrichting omvat voor het koppelen van een geheugenelement met - een ingang van de converteermiddelen voor het ontvangen van ten minste één binnen het eerste aantal bits gelegen bit en - met een ander geheugenelement, welke serieschakeling ten minste één verdere combineerinrichting omvat voor het koppelen van een verder geheugenelement met - een verdere ingang van de converteermiddelen voor het ontvangen van ten minste één buiten het eerste aantal bits gelegen bit en - met een ander geheugenelement.
Via de combineerinrichting wordt het eerder genoemde terugkoppelen gerealiseerd, terwijl via de verdere combineerinrichting het eerder genoemde verdisconteren wordt gerealiseerd.
Een derde en eenvoudige uitvoeringsvorm van de converteermiddelen volgens de uitvinding heeft het kenmerk, dat de geheugenelementen flipflopschakelingen omvatten en de combineerinrichtingen modulo-twee-optellers omvatten.
Een vierde en zeer gedetailleerd weergegeven uitvoeringsvorm van de converteermiddelen volgens de uitvinding heeft het kenmerk, dat de converteermiddelen een eerste combineerinrichting omvatten, waarvan een eerste ingang is gekoppeld met een ingang van de converteermiddelen en waarvan een tweede ingang is gekoppeld met een uitgang van een achtste geheugenelement, van welk achtste geheugenelement een ingang is gekoppeld met een uitgang van een zevende geheugenelement, van welk zevende geheugenelement een ingang is gekoppeld met een uitgang van een zesde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een zesde geheugenelement en waarvan een tweede ingang is gekoppeld met een verdere ingang van de converteermiddelen, van welk zesde geheugenelement een ingang is gekoppeld met een uitgang van een vijfde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een vijfde geheugenelement en waarvan een tweede ingang is gekoppeld met de verdere ingang van de converteermiddelen, van welk vijfde geheugenelement een ingang is gekoppeld met een uitgang van een vierde geheugenelement, van welk vierde geheugenelement een ingang is gekoppeld met een uitgang van een derde geheugenelement, van welk derde geheugenelement een ingang is gekoppeld met een uitgang van een vierde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een tweede geheugenelement en waarvan een tweede ingang is gekoppeld met een uitgang van de eerste combineerinrichting, van welk tweede geheugenelement een ingang is gekoppeld met een uitgang van een derde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een tweede combineerinrichting en waarvan een tweede ingang is gekoppeld met de verdere ingang van de converteermiddelen, van welke tweede combineerinrichting een eerste ingang is gekoppeld met een uitgang van een eerste geheugenelement en een tweede ingang is gekoppeld met de uitgang van de eerste combineerinrichting, van welk eerste geheugenelement een ingang is gekoppeld met de uitgang van de eerste combineerinrichting, waarbij de acht uitgangen van de geheugenelementen elk zijn gekoppeld met één der ten minste acht uitgangen van de converteermiddelen.
Opgemerkt dient te worden dat de teruggekoppelde serieschakeling zonder de verdisconteermiddelen op zich bekend is uit HDLC (Highlevel Data Link Control) technieken voor het berekenen van een CRC over bijvoorbeeld 32 bits, door deze 32 bits achtereenvolgens de teruggekoppelde serieschakeling in te schuiven. Voor deze HDLC technieken geldt echter dat de byte-en/of cell-grenzen in de bitstroom reeds van tevoren bekend zijn en worden aangegeven met een vlag (flag, oftewel een op geen enkele andere plaats in de bitstroom voorkomend uniek bitpatroon). Doordat de byte- en/of cell-grenzen bekend zijn kunnen nadat één byte- en/of cell-grens is gedetecteerd de 32 bits in de teruggekoppelde serieschakeling worden geschoven, hetgeen na het inschuiven van het laatste van de 32 bits direct de CRC van 8 bits oplevert, die met de door de volgende 8 bits te vormen CRC dient te worden vergeleken. Voor ATM technieken, waarbij grenzen in de bitstroom absoluut niet bekend en/of voorspelbaar zijn, is de kale teruggekoppelde serieschakeling zonder toevoegingen dus niet goed bruikbaar, doordat per nieuw bit tevens alle 31 aangrenzende bits in de teruggekoppelde serieschakeling zouden moeten worden geschoven en per nieuw bit dit nieuwe bit tezamen met de aangrenzende 31 bits een CRC zou kunnen opleveren. De uitvinding berust verder onder meer op het inzicht dat de teruggekoppelde serieschakeling voor ATM technieken en daarmee voor het vaststellen van grenzen in een bitstroom wel bruikbaar is indien de invloed van het niet tot de 32 bits behorende en aan deze 32 bits grenzende bit bij elk nieuw ingeschoven bit wordt verdisconteerd.
Een systeem voor het aan zendzijde invoegen van codewoorden en het aan ontvangzijde detecteren van deze codewoorden is omschreven in AU-B-58011/90, Een andere werkwijze voor het vaststellen van grenzen in een ATM bitstroom is omschreven in AU-A-77042/91.
C Referenties CCITT 1.432 4 AU-A-77042/91 AU-B-58011/90
Alle referenties worden beschouwd als geïncorporeerd in deze aanvrage.
D Uitvoerinesvoorbeeld
De uitvinding zal nader worden toegelicht aan de hand van een in de figuur weergegeven uitvoeringsvoorbeeld. Daarbij toont: figuur 1 een inrichting volgens de uitvinding, omvattende converteermiddelen volgens de uitvinding.
De in figuur 1 weergegeven inrichting volgens de uitvinding omvat converteermiddelen 10, vergelijkmiddelen 27 en een schuifregister 30. Converteermiddelen 10 beschikken over een ingang 19 en een verdere ingang 20, over acht geheugenelementen 11,12,13,14,15,16,17 en 18 en over zes combineerinrichtingen 21,22,23,24,25 en 26.
Converteermiddelen 10 omvatten aldus een eerste combineerinrichting 21, waarvan een eerste ingang is gekoppeld met ingang 19 van converteermiddelen 10 en waarvan een tweede ingang is gekoppeld met een uitgang van een achtste geheugenelement 18, van welk achtste geheugenelement 18 een ingang is gekoppeld met een uitgang van een zevende geheugenelement 17, van welk zevende geheugenelement 17 een ingang is gekoppeld met een uitgang van een zesde combineerinrichting 26, waarvan een eerste ingang is gekoppeld met een uitgang van een zesde geheugenelement 16 en waarvan een tweede ingang is gekoppeld met verdere ingang 20 van converteermiddelen 10, van welk zesde geheugenelement 16 een ingang is gekoppeld met een uitgang van een vijfde combineerinrichting 25, waarvan een eerste ingang is gekoppeld met een uitgang van een vijfde geheugenelement 15 en waarvan een tweede ingang is gekoppeld met verdere ingang 20 van converteermiddelen 10, van welk vijfde geheugenelement 15 een ingang is gekoppeld met een uitgang van een vierde geheugenelement 14, van welk vierde geheugenelement 14 een ingang is gekoppeld met een uitgang van een derde geheugenelement 13, van welk derde geheugenelement 13 een ingang is gekoppeld met een uitgang van een vierde combineerinrichting 24, waarvan een eerste ingang is gekoppeld met een uitgang van een tweede geheugenelement 12 en waarvan een tweede ingang is gekoppeld met een uitgang van eerste combineerinrichting 21, van welk tweede geheugenelement 12 een ingang is gekoppeld met een uitgang van een derde combineerinrichting 23, waarvan een eerste ingang is gekoppeld met een uitgang van een tweede combineerinrichting 22 en waarvan een tweede ingang is gekoppeld met verdere ingang 20 van converteerraiddelen 10, van welke tweede combineerinrichting 22 een eerste ingang is gekoppeld met een uitgang van een eerste geheugenelement 11 en een tweede ingang is gekoppeld met de uitgang van eerste combineerinrichting 21, van welk eerste geheugenelement 11 een ingang is gekoppeld met de uitgang van eerste combineerinrichting 21, waarbij de acht uitgangen van de geheugenelementen 11 tot en met 18 elk zijn gekoppeld met één der acht uitgangen van converteermiddelen 10.
Deze acht uitgangen van converteermiddelen 10 zijn elk verbonden met één der acht ene ingangen van vergelijkmiddelen 27, die verder over een uitgang 28 beschikken. Schuifregister 30 omvat veertig geheugensecties 31 tot en met 70 en een ingang 29. De acht uitgangen van geheugensecties 31 tot en met 38 zijn elk verbonden met één der acht andere ingangen van vergelijkmiddelen 27. De uitgang van geheugensectie 38 is gekoppeld met ingang 19 en de uitgang van geheugensectie 70 is gekoppeld met verdere ingang 20 van converteermiddelen 10.
De bitstroom waarin een grens dient te worden vastgesteld wordt toegevoerd aan ingang 29 van schuifregister 30. Geheugensecties 31 tot en met 38 bevatten het derde aantal bits, in dit geval acht bits (één byte), die worden toegevoerd aan vergelijkmiddelen 27. Op de uitgangen van converteermiddelen 10 verschijnt het tweede aantal bits, in dit geval acht bits (één byte), die eveneens worden toegevoerd aan vergelijkmiddelen 27. Zodra het tweede aantal bits en het derde aantal bits onderling overeenkomen genereren vergelijkmiddelen 27 een synchronisatiesignaal via uitgang 28. Geheugensecties 39 tot en met 70 bevatten het eerste aantal bits, in dit geval tweeëndertig bits (vier bytes), die door converteermiddelen 10 worden omgezet in het tweede aantal bits. Hierbij dient te worden opgemerkt dat converteermiddelen 10 de op ingangen 19 en 20 aanwezige bits pas na één klokpulsperiode verwerken (door de aanwezigheid van de geheugenelementen) hetgeen van invloed is op de keuze van de aan ingangen 19 en 20 toe te voeren bits. Gedurende één eerdere klokpulsperiode bevindt het eerste aantal bits zich namelijk in geheugensecties 38 tot en met 69 en bevindt het ten minste ene buiten het eerste aantal bits gelegen bit (het drieëndertigste bit) zich in geheugensectie 70.
Dit converteren geschiedde tot nu toe door over het eerste aantal bits een CRC (Cyclical Redundancy Code) te berekenen aan de hand van een bij de CRC behorend generator polynoom, bijvoorbeeld G(x)=x8+x2+x+1 (of 100000111). Het eerste aantal bits oftewel de eerste vier bytes U(x) worden vermenigvuldigd met x8 (oftewel aan de Least Significant Bit zijde aangevuld met 00000000), waarna wordt gedeeld door G(x), hetgeen een waarde Q(x) en een rest R(x) oplevert. De CRC over U(x) is dan gelijk aan de rest R(x). Deze rest R(x) komt overeen met het tweede aantal bits.
Volgens de uitvinding vindt het converteren nu plaats door slechts één bit van het eerste aantal bits, en wel het (gedurende één eerdere klokpulsperiode) in geheugensectie 38 aanwezige bit, toe te voeren aan ingang 19 van converteermiddelen 10, en door een buiten het eerste aantal bits gelegen bit, en wel het (gedurende één eerdere klokpulsperiode) in geheugensectie 70 opgeslagen bit, toe te voeren aan ingang 20 van converteermiddelen 10. Mede door toepassing van verdisconteermiddelen 23, 25 en 26 (drie combineerinrichtingen) genereren converteermiddelen 10 exact hetzelfde resultaat als tot nu toe bekende converteermiddelen die de eerder genoemde volledige CRC berekening uitvoeren op basis van het bij de CRC behorende generator polynoom. Uiteraard zullen bij gebruik van een ander polynoom de converteermiddelen in het algemeen en de verdisconteermiddelen in het bijzonder een andere samenstelling dienen te bezitten om wederom hetzelfde resultaat te kunnen genereren als tot nu toe bekende converteermiddelen die de eerder genoemde volledige CRC berekening uitvoeren op basis van het andere generator polynoom.
De acht geheugenelementen van converteermiddelen 10 vormen een teruggekoppelde serieschakeling van een vierde aantal geheugenelementen, welk vierde aantal in dit geval dus gelijk is aan acht. De zes combineerinrichtingen bevinden zich in deze serieschakeling. Deze serieschakeling omvat combineerinrichting 21 voor het koppelen van geheugenelement 11 met ingang 19 van converteermiddelen 10 voor het ontvangen van ten minste één binnen het eerste aantal bits gelegen bit en met geheugenelement 18. Verder omvat deze serieschakeling combineerinrichtingen 23 respectievelijk 25 respectievelijk 26 voor het koppelen van geheugenelementen 12 respectievelijk 16 respectievelijk 17 met verdere ingang 20 van converteermiddelen 10 (voor het ontvangen van ten minste één buiten het eerste aantal bits gelegen bit) en met geheugenelementen 11 respectievelijk 15 respectievelijk 16. De geheugenelementen worden bijvoorbeeld gevormd door flipflopschakelingen en de combineerinrichtingen worden bijvoorbeeld gevormd door raodulo-twee-optellers oftewel EXOR-poorten.
De werking van converteermiddelen 10 zal nader worden toegelicht aan de hand van het volgende. Zonder toepassing van verdisconteermiddelen 23, 25 en 26 en verdere ingang 20 genereren converteermiddelen 10 de CRC op basis van het generator polynoom G(x)=x8+x2+x+1 (of 100000111) van precies tweeëndertig ingeschoven bits U(x), die anders daartoe worden vermenigvuldigd met x8 (oftewel aan de Least Significant Bit zijde aangevuld met 00000000), waarna wordt gedeeld door G(x), hetgeen een waarde Q(x) en een rest R(x) oplevert, welke rest R(x) overeenkomt met de CRC. Eén en ander is met behulp van volledige inductie op voor de vakman bekende wijze eenvoudig te bewijzen. Wanneer vervolgens een volgend bit via ingang 29 van schuifregister 30 wordt ingeschoven verschijnt op de acht uitgangen van converteermiddelen 10 een CRC van niet tweeëndertig maar van drieëndertig bits, hetgeen uiteraard ongewenst is. De invloed van het drieëndertigste bit (gedurende één eerdere klokpulsperiode aanwezig in geheugensectie 70) dient dus verdisconteerd te worden. Dit geschiedt dankzij toepassing van verdisconteermiddelen 23, 25 en 26, en wel als volgt.
Doordat polynoom-delingen lineaire operaties zijn, kan de invloed van het drieëndertigste bit op eenvoudige wijze worden bepaald door het kanonieke patroon ervan te bepalen. Dit geschiedt door het drieëndertigste bit aangevuld met tweeëndertig nullen (oftewel 100000000000000000000000000000000) te vermenigvuldigen met x8 (oftewel aan de Least Significant Bit zijde aan te vullen met acht nullen oftewel 00000000), waarna het wordt gedeeld door G(x) (oftewel 100000111), hetgeen een waarde Q(x) en een rest R(x) (oftewel 01100010) oplevert. Deze rest R(x) is het kanonieke patroon dat, na vermenigvuldigd te zijn met de bitwaarde van het drieëndertigste bit (één of nul), in mindering dient te worden gebracht bij het converteerproces. Daar modulo-twee-technisch gezien het in mindering brengen overeenkomt met modulo-twee-optellen, dient dus het in geheugensectie 70 aanwezige bit via drie modulo-twee-optellers respectievelijk 23, 25 en 26 te worden toegevoerd aan respectievelijk het tweede geheugenelement 12 (vanwege 01100010), het zesde geheugeneleraent 16 (vanwege 01100010) en het zevende geheugenelement 17 (vanwege 0.1100010). Hierdoor is aldus de invloed van het drieëndertigste bit in mindering gebracht bij het converteerproces, waardoor op de acht uitgangen van converteermiddelen 10 toch het juiste CRC zal verschijnen.
Met nadruk wordt nogmaals opgemerkt dat bij gebruik van een ander polynoom en/of van andere eerste, tweede en/of derde aantallen bits de in de figuur weergegeven inrichting van samenstelling zal veranderen. De uitvinding beperkt zich dus niet tot het weergegeven uitvoeringsvoorbeeld, maar omvat zowel alle inrichtingen voor het vaststellen van grenzen die voorzien zijn van verdisconteermiddelen als alle tot deze inrichtingen behorende converteermiddelen die voorzien zijn van verdisconteermiddelen.

Claims (10)

1. Inrichting voor het vaststellen van grenzen in een bitstroom, omvattende - converteermiddelen voor het converteren van een eerste aantal bits van de bitstroom in een tweede aantal bits, en - vergelijkmiddelen voor het vergelijken van het tweede aantal bits met een derde aantal bits van de bitstroom, welk eerste aantal, tweede aantal en derde aantal elk ten minste gelijk zijn aan één, met het kenmerk, dat de converteermiddelen verdisconteermiddelen omvatten voor het verdisconteren van de invloed van ten minste één buiten het eerste aantal bits gelegen bit op het converteren.
2. Inrichting volgens conclusie 1, met het kenmerk, dat de converteermiddelen een teruggekoppelde serieschakeling van ten minste een vierde aantal geheugenelementen omvatten.
3. Inrichting volgens conclusie 2, met het kenmerk, dat de serieschakeling ten minste één combineerinrichting omvat voor het koppelen van een geheugenelement met - een ingang van de converteermiddelen voor het ontvangen van ten minste één binnen het eerste aantal bits gelegen bit en - met een ander geheugenelement, welke serieschakeling ten minste één verdere combineerinrichting omvat voor het koppelen van een verder geheugenelement met - een verdere ingang van de converteermiddelen voor het ontvangen van ten minste één buiten het eerste aantal bits gelegen bit en - met een ander geheugenelement.
4. Inrichting volgens conclusie 3, met het kenmerk, dat de geheugenelementen flipflopschakelingen omvatten en de combineerinrichtingen modulo-twee-optellers omvatten.
5. Inrichting volgens één der conclusies 1 tot en met 4, met het kenmerk, dat de converteermiddelen een eerste combineerinrichting omvatten, waarvan een eerste ingang is gekoppeld met een ingang van de converteermiddelen en waarvan een tweede ingang is gekoppeld met een uitgang van een achtste geheugenelement, van welk achtste geheugenelement een ingang is gekoppeld met een uitgang van een zevende geheugenelement, van welk zevende geheugenelement een ingang is gekoppeld met een uitgang van een zesde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een zesde geheugenelement en waarvan een tweede ingang is gekoppeld met een verdere ingang van de converteermiddelen, van welk zesde geheugenelement een ingang is gekoppeld met een uitgang van een vijfde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een vijfde geheugenelement en waarvan een tweede ingang is gekoppeld met de verdere ingang van de converteermiddelen, van welk vijfde geheugenelement een ingang is gekoppeld met een uitgang van een vierde geheugenelement, van welk vierde geheugenelement een ingang is gekoppeld met een uitgang van een derde geheugenelement, van welk derde geheugenelement een ingang is gekoppeld met een uitgang van een vierde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een tweede geheugenelement en waarvan een tweede ingang is gekoppeld met een uitgang van de eerste combineerinrichting, van welk tweede geheugenelement een ingang is gekoppeld met een uitgang van een derde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een tweede combineerinrichting en waarvan een tweede ingang is gekoppeld met de verdere ingang van de converteermiddelen, van welke tweede combineerinrichting een eerste ingang is gekoppeld met een uitgang van een eerste geheugenelement en een tweede ingang is gekoppeld met de uitgang van de eerste combineerinrichting, van welk eerste geheugenelement een ingang is gekoppeld met de uitgang van de eerste combineerinrichting, waarbij de acht uitgangen van de geheugenelementen elk zijn gekoppeld met één der ten minste acht uitgangen van de converteermiddelen.
6. Converteermiddelen voor toepassing in een inrichting voor het vaststellen van grenzen in een bitstroom, welke converteermiddelen een eerste aantal bits van de bitstroom in een tweede aantal bits converteren, welk eerste aantal en tweede aantal elk ten minste gelijk zijn aan één, met het kenmerk, dat de converteermiddelen verdisconteermiddelen omvatten voor het verdisconteren van de invloed van ten minste één buiten het eerste aantal bits gelegen bit op het converteren.
7. Converteermiddelen volgens conclusie 6, met het kenmerk, dat de converteermiddelen een teruggekoppelde serieschakeling van ten minste een vierde aantal geheugenelementen omvatten.
8. Converteermiddelen volgens conclusie 7, met het kenmerk, dat de serieschakeling ten minste één combineerinrichting omvat voor het koppelen van een geheugenelement met - een ingang van de converteerraiddelen voor het ontvangen van ten minste één binnen het eerste aantal bits gelegen bit en - met een ander geheugenelement, welke serieschakeling ten minste één verdere combineerinrichting omvat voor het koppelen van een verder geheugenelement met - een verdere ingang van de converteermiddelen voor het ontvangen van ten minste één buiten het eerste aantal bits gelegen bit en - met een ander geheugenelement.
9. Converteermiddelen volgens conclusie 8, met het kenmerk, dat de geheugenelementen flipflopschakelingen omvatten en de combineerinrichtingen modulo-twee-optellers omvatten.
10. Converteermiddelen volgens één der conclusies 6 tot en met 9, met het kenmerk, dat de converteermiddelen een eerste combineerinrichting omvatten, waarvan een eerste ingang is gekoppeld met een ingang van de converteermiddelen en waarvan een tweede ingang is gekoppeld met een uitgang van een achtste geheugenelement, van welk achtste geheugenelement een ingang is gekoppeld met een uitgang van een zevende geheugenelement, van welk zevende geheugenelement een ingang is gekoppeld met een uitgang van een zesde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een zesde geheugenelement en waarvan een tweede ingang is gekoppeld met een verdere ingang van de converteermiddelen, van welk zesde geheugenelement een ingang is gekoppeld met een uitgang van een vijfde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een vijfde geheugenelement en waarvan een tweede ingang is gekoppeld met de verdere ingang van de converteermiddelen, van welk vijfde geheugenelement een ingang is gekoppeld met een uitgang van een vierde geheugenelement, van welk vierde geheugenelement een ingang is gekoppeld met een uitgang van een derde geheugenelement, van welk derde geheugenelement een ingang is gekoppeld met een uitgang van een vierde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een tweede geheugenelement en waarvan een tweede ingang is gekoppeld met een uitgang van de eerste combineerinrichting, van welk tweede geheugenelement een ingang is gekoppeld met een uitgang van een derde combineerinrichting, waarvan een eerste ingang is gekoppeld met een uitgang van een tweede combineerinrichting en waarvan een tweede ingang is gekoppeld met de verdere ingang van de converteermiddelen, van welke tweede combineerinrichting een eerste ingang is gekoppeld met een uitgang van een eerste geheugenelement en een tweede ingang is gekoppeld met de uitgang van de eerste combineerinrichting, van welk eerste geheugenelement een ingang is gekoppeld met de uitgang van de eerste combineerinrichting, waarbij de acht uitgangen van de geheugenelementen elk zijn gekoppeld met één der ten minste acht uitgangen van de converteermiddelen.
NL9302266A 1993-12-27 1993-12-27 Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting. NL9302266A (nl)

Priority Applications (14)

Application Number Priority Date Filing Date Title
NL9302266A NL9302266A (nl) 1993-12-27 1993-12-27 Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting.
CN94194655.XA CN1139503A (zh) 1993-12-27 1994-12-23 在位流和crc计算中建立单元边界的设备
AU13848/95A AU683712B2 (en) 1993-12-27 1994-12-23 Device for establishing cell boundaries in a bit stream and CRC calculation
JP7517771A JP3002713B2 (ja) 1993-12-27 1994-12-23 ビット列にセル境界を確立する装置およびｃｒｃ計算
CZ961892A CZ189296A3 (en) 1993-12-27 1994-12-23 Apparatus for determining limits of a cell within a bit stream and crc calculation
EP95905101A EP0737390B1 (en) 1993-12-27 1994-12-23 Device for establishing cell boundaries in a bit stream and crc calculation
DE69419035T DE69419035T2 (de) 1993-12-27 1994-12-23 Gerät zur erkennung von zellengrenzen in einem bitstrom und crc-generierung
US08/663,140 US5724034A (en) 1993-12-27 1994-12-23 Device for establishing cell boundaries in a bit stream and CRC calculation
KR1019960703448A KR100189267B1 (ko) 1993-12-27 1994-12-23 비트스트림 및 씨알씨 연산에서의 셀경계를 확립하기위한장치
PL94315146A PL175567B1 (pl) 1993-12-27 1994-12-23 Urządzenie do wyznaczania granic komórek w strumieniu bitowym
AT95905101T ATE181193T1 (de) 1993-12-27 1994-12-23 Gerät zur erkennung von zellengrenzen in einem bitstrom und crc-generierung
CA002179296A CA2179296C (en) 1993-12-27 1994-12-23 Device for establishing cell boundaries in a bit stream and crc calculation
PCT/EP1994/004272 WO1995018495A1 (en) 1993-12-27 1994-12-23 Device for establishing cell boundaries in a bit stream and crc calculation
NO962729A NO962729L (no) 1993-12-27 1996-06-27 Anordning for etablering av celleavgrensninger i en bit-ström og CRC sirkulasjon

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL9302266A NL9302266A (nl) 1993-12-27 1993-12-27 Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting.
NL9302266 1993-12-27

Publications (1)

Publication Number Publication Date
NL9302266A true NL9302266A (nl) 1995-07-17

Family

ID=19863319

Family Applications (1)

Application Number Title Priority Date Filing Date
NL9302266A NL9302266A (nl) 1993-12-27 1993-12-27 Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting.

Country Status (14)

Country Link
US (1) US5724034A (nl)
EP (1) EP0737390B1 (nl)
JP (1) JP3002713B2 (nl)
KR (1) KR100189267B1 (nl)
CN (1) CN1139503A (nl)
AT (1) ATE181193T1 (nl)
AU (1) AU683712B2 (nl)
CA (1) CA2179296C (nl)
CZ (1) CZ189296A3 (nl)
DE (1) DE69419035T2 (nl)
NL (1) NL9302266A (nl)
NO (1) NO962729L (nl)
PL (1) PL175567B1 (nl)
WO (1) WO1995018495A1 (nl)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19519946A1 (de) * 1995-06-02 1996-12-05 Thomson Brandt Gmbh Verfahren zur Synchronisation eines aus Informationsdaten und einem anschließenden Prüfsummenfeld bestehenden empfangenen Datenblocks sowie Vorrichtung zur Durchführung des Verfahrens
WO1997041681A1 (en) * 1996-04-26 1997-11-06 Philips Electronics N.V. Magnetic-tape recording/reproducing arrangement comprising a coding device
DE69731932T2 (de) * 1996-10-29 2006-02-16 International Business Machines Corp. Verfahren und Vorrichtung für zweistufige CRC-32-Berechnung
US6928608B2 (en) * 2001-08-14 2005-08-09 Optix Networks Ltd. Apparatus and method for accelerating cyclic redundancy check calculations
JP2003078421A (ja) * 2001-09-04 2003-03-14 Canon Inc 符号系列の先頭位置検出方法とその装置、それを用いた復号方法とその装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0226353A2 (en) * 1985-12-02 1987-06-24 Advanced Micro Devices, Inc. CRC calculation apparatus
EP0448074A2 (en) * 1990-03-20 1991-09-25 Fujitsu Limited Synchronization circuit for ATM cells
US5131012A (en) * 1990-09-18 1992-07-14 At&T Bell Laboratories Synchronization for cylic redundancy check based, broadband communications network

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2816223B2 (ja) * 1990-03-02 1998-10-27 株式会社日立製作所 セル同期回路
US5267249A (en) * 1991-05-09 1993-11-30 Codex Corporation Device and method for asynchronous cyclic redundancy checking for digital receivers
EP0631703A4 (en) * 1992-12-29 1996-03-20 Codex Corp DEVICE AND METHOD FOR THE POWERFUL GENERATION AND TESTING OF CRC REMAINS.
CA2145017C (en) * 1994-03-31 2000-02-15 Masaru Murakami Cell multiplexer having cell delineation function

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0226353A2 (en) * 1985-12-02 1987-06-24 Advanced Micro Devices, Inc. CRC calculation apparatus
EP0448074A2 (en) * 1990-03-20 1991-09-25 Fujitsu Limited Synchronization circuit for ATM cells
US5131012A (en) * 1990-09-18 1992-07-14 At&T Bell Laboratories Synchronization for cylic redundancy check based, broadband communications network

Also Published As

Publication number Publication date
KR100189267B1 (ko) 1999-06-01
EP0737390A1 (en) 1996-10-16
JP3002713B2 (ja) 2000-01-24
DE69419035D1 (de) 1999-07-15
AU683712B2 (en) 1997-11-20
PL315146A1 (en) 1996-10-14
NO962729D0 (no) 1996-06-27
CA2179296C (en) 2000-10-17
CN1139503A (zh) 1997-01-01
CA2179296A1 (en) 1995-07-06
WO1995018495A1 (en) 1995-07-06
ATE181193T1 (de) 1999-06-15
JPH09500777A (ja) 1997-01-21
US5724034A (en) 1998-03-03
DE69419035T2 (de) 2000-01-27
PL175567B1 (pl) 1999-01-29
EP0737390B1 (en) 1999-06-09
NO962729L (no) 1996-08-21
AU1384895A (en) 1995-07-17
CZ189296A3 (en) 1996-11-13

Similar Documents

Publication Publication Date Title
JP2655547B2 (ja) Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置
EP0448074B1 (en) Synchronization circuit for ATM cells
US5844923A (en) Fast framing of nude ATM by header error check
US4054754A (en) Arrangement for transmitting digital data and synchronizing information
AU669746B2 (en) Method and device for detection and correction of errors in ATM cell headers
US20090040082A1 (en) Device for processing binary data with serial/parallel conversion
JP3249645B2 (ja) エラー検出および補正装置
NL9302266A (nl) Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting.
US4796282A (en) Frame synchronization detection system
US5764876A (en) Method and device for detecting a cyclic code
KR0162647B1 (ko) 송신된 정보에 삽입된 워드의 부호화에 응답하는 동기화 회로를 수신단에 갖는 시분할 다중 통신 시스템
RU2110897C1 (ru) Устройство статистического уплотнения с временным разделением каналов
JP2710525B2 (ja) ジッタ抑制回路
US4771421A (en) Apparatus for receiving high-speed data in packet form
SU1591193A1 (ru) Преобразователь сигналов с адаптивной дельта-модуляцией в импульснокодомодулированные сигналы
RU2214044C1 (ru) Устройство для кодирования - декодирования данных
JP2592685B2 (ja) セル同期回路
JP3224310B2 (ja) 並列伝送路復号化処理装置
SU1298942A2 (ru) Устройство дл передачи и приема дискретной информации
SU1481898A1 (ru) Преобразователь чисел из модул рного кода в позиционный код
JPS63157540A (ja) フレーム同期方法及び装置
SU1250980A1 (ru) Многоканальное устройство дл определени знака разности фаз
SU1205273A1 (ru) Устройство дл формировани импульсов
SU1591196A1 (ru) Устройство для кодирования и декодирования с обнаружением ошибок в сообщениях переменной длины
JP2005079873A (ja) デジタルデータ信号の伝送方法、デジタルデータ信号の復号方法、デジタルデータ信号出力回路およびデジタルデータ信号復号回路

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed