CN104407998A

CN104407998A - 基于fpga的高速adc采样数据接收缓存方法和系统

Info

Publication number: CN104407998A
Application number: CN201410613495.5A
Authority: CN
Inventors: 李海涛; 阮林波; 田晓霞; 田耕; 渠红光; 张雁霞; 王晶; 李显宝
Original assignee: Northwest Institute of Nuclear Technology
Current assignee: Northwest Institute of Nuclear Technology
Priority date: 2014-11-04
Filing date: 2014-11-04
Publication date: 2015-03-11
Anticipated expiration: 2034-11-04
Also published as: CN104407998B

Abstract

本发明提供一种基于FPGA的高速ADC采样数据接收缓存方法和系统，该系统主要包括数据接收延时单元，数据降速单元，时钟接收延时单元，时钟处理单元，数据组合存储单元，控制单元。在FPGA内部，数据降速单元对数据信号进行降速，时钟信号使用双沿锁存数据，数据延时单元对多对数据信号进行延时调整，保证多对数据信号同时跳变，且时钟信号的跳变沿位于数据信号的中心，之后数据组合单元对展宽降速后的数据进行组合排列，恢复出实际的波形数据，存储到数据存储单元。该方法和系统可以同时接收多路数据信号及伴随数据的时钟信号，实现数据信号的循环存储、预触发记录、顺序读出等功能。

Description

基于FPGA的高速ADC采样数据接收缓存方法和系统

技术领域

本发明涉及一种高速采样数据接收缓存方法和系统，基于现场可编程门阵列FPGA平台、采用VHDL硬件描述语言开发的高速ADC采样数据接收缓存方法和系统。本发明涉及高速数据采集和存储领域，该方法和系统可以广泛应用于高数数据采集记录、高速图像采集、雷达回波数据采集等方向，实现多路高速数据信号的实时循环存储、预触发记录和顺序读出，经过拓展，可以实现高速数据的实时分析等功能。

背景技术

随着数据采集系统应用领域越来越广泛，其技术指标要求也越来越高，很多应用场合都要求其具有高采集率、高分辨率的ADC。一般情况下，ADC输出的采样数据缓存在FPGA上，当输出采用数据频率高于FPGA内部逻辑资源的处理速度时，FPGA不能直接接收数据，这时往往采用FPGA内部的原语对输入数据进行接收、延时和降速，降速后的数据缓存到FPGA内部的BRAM上，再通过外部总线读取，作在线数据分析或者离线数据分析。

现有的高速数据存储的方法大多基于双向FIFO或者外部存储介质，基于双向FIFO的高速数据存储有以下问题，无法实现数据的触发前记录，只能对存储数据进行顺序读写，容易出现亚稳态等，而采用外部存储介质如SATA硬盘，其对采样数据的存储速度不高，只能对采样数据做短时间记录，如申请号为200810159783.2的发明专利“基于FPGA的异步双FIFO的数据缓存方法”、申请号为200910079799.7的发明专利“基于FPGA实现的双向高速FIFO存储器”都是采用了双向FIFO作为存储介质，申请号为201010134925.7的发明专利“基于FPGA的高速存储与传输装置”采用了SATA硬盘作为存储介质，记录时间短。

发明内容

本发明提供一种基于FPGA的高速ADC采样数据接收缓存方法和系统，所述方法和系统属于高速数据采集和存储领域，该方法和系统可以同时接收多路数据信号及伴随数据的时钟信号，实现数据的接收延时、降速、组合存储等功能，实现了数据的循环存储和预触发。该方法采用FPGA内部的原语和IP核，具有速度快、控制简单、可重复配置等功能。

本发明的技术解决方案如下：

一种基于FPGA的高速ADC采样数据接收缓存方法，其特殊之处在于：包括以下步骤：

1)差分数据信号的处理：

1.1)数据接收单元U1_1对ADC输出的高速采样差分数据信号进行终端端接，实现数据信号的电平转换并输出串行数据信号；

1.2)数据延时单元U1_2根据参考时钟信号对电平转换后的串行数据信号进行延时调节，保证多路串行数据信号在同一时刻跳变；

1.3)数据降速单元U2对数据延时单元U1_2输出的每一路串行数据信号进行串并转换，并根据接收时钟信号及分频时钟信号对数据进行展宽降速；数据展宽的宽度为2-10，展宽宽度与数据组合存储单元U5中的数据存储宽度相关；

2)系统时钟信号的产生：

2.1)时钟接收延时单元U3对ADC输出的差分时钟信号进行终端端接(即阻抗匹配)，保证时钟信号完整性，并对终端端接后的时钟信号进行粗延时调节；

2.2)时钟去抖动单元U4_1对输入的时钟信号进行抖动控制；

2.3)时钟处理单元U4_2对抖动控制后的时钟信号进行精细延时、相位调整和频率合成后再分别送入数据接收延时单元、数据降速单元、数据组合存储单元及控制单元；

送入数据接收延时单元U1的信号作为数据延时单(U1_2的参考时钟信号；

送入数据降速单元U2的信号作为接收时钟信号及分频时钟信号，其中接收时钟信号为时钟正向信号和/或时钟反向信号；

送入数据组合存储单元U5的时钟信号作为数据组合存储单元U5的写时钟信号和/或读时钟信号；

送入控制单元U6的时钟信号作为写时钟信号和/或读时钟信号；

3)数据的循环存储和顺序读出：

数据组合存储单元U5根据时钟处理单元U4_2送入的写时钟信号对多路数据信号进行组合排列，恢复出实际的波形数据并存储，

控制单元U6根据写时钟信号为数据组合存储单元U5产生写地址计数，通过写使能和写触发双控制数据组合存储单元U5，实现数据的循环存储和预触发记录；根据读时钟信号为数据组合存储单元U5产生读地址计数，通过读使能和读触发双控制数据组合存储单元U5，实现数据的顺序读出；并根据相应的接口读写时序控制，实现数据组合存储单元U5的读出数据和外部接口之间的通信；读时钟信号可以外部提供，也可以时钟处理单元产生。

其中数据存储和读出的具体步骤如下：

3.1)控制单元U6通过时钟信号判断是否写使能；

3.2)如是，则向数据组合存储单元U5循环写入数据，如否，返回步骤3.1)；

3.3)在向数据组合存储单元U5循环写入数据的同时，控制单元U6判断是否写触发；

3.4)如是，则再向数据组合存储单元U5写入一定量的触发数据，如否，返回步骤3.3)；

3.5)在向数据组合存储单元U5写入触发数据的同时，控制单元U6判断是否写满；

3.6)如是，则存储结束，控制单元U6给出最后一个写地址计数，进行步骤3.7)，如否，返回步骤3.5)；

3.7)控制单元U6通过时钟信号判断是否读使能；

3.8)如是，控制单元U6则判断是否读触发，如否，返回步骤3.7)；

3.9)如是，控制单元U6产生读地址计数，进而顺序读出数据组合存储单元U5中的数据，读地址首位计数为写地址计数停止的下一个地址计数；进行步骤3.10)，如否，返回步骤3.8)；

3.10)控制单元U6判断是否读空；

3.11)如是，则返回步骤3.1)，如否，返回步骤3.10)。

上述步骤1.3)中对数据信号进行降速采用FPGA内部的原语—iserdes，使用1个iserdes单元可以对数据进行2-6倍降速，使用2个级联的iserdes单元可以对数据进行2-10倍降速；

上述步骤1.2)对数据信号进行延时调节和步骤2.1)对时钟信号的粗延时调节，采用FPGA内部的原语—IODELAY；

上述步骤2.2)对时钟信号进行抖动控制，采用FPGA内部的IP核—PLL锁相环；

上述步骤2.3)对时钟信号进行精细延时、相位调整和频率合成，采用FPGA内部的IP核—DCM数字时钟管理器。

上述步骤1.3)进行数据降速时，时钟捕获数据的方式为双沿模式。

上述经过时钟处理单元U4_2处理后的时钟信号走线利用FPGA内部的专用全局时钟布线资源。

一种基于FPGA的高速ADC采样数据接收缓存系统，其特殊之处在于：包括多路数据处理单元、时钟单元、数据组合存储单元U5、控制单元U6，所述数据处理单元包括依次连接的数据接收单元U1_1、数据延时单元U1_2和数据降速单元U2；所述时钟单元包括依次连接的时钟接收延时单元U3时钟去抖动单元U4_1及时钟处理单元U4_2；所述控制单元(U6)用于控制数据处理单元、时钟单元和数据组合存储单元U5；

所述数据接收单元U1_1接收ADC输出的差分数据信号，并对ADC输出的高速采样差分数据信号进行终端端接，实现数据信号的电平转换，输出串行数据信号；

所述数据延时单元U1_2根据参考时钟信号对电平转换后的数据信号进行延时调节，保证多路数据信号在同一时刻跳变；

所述数据降速单元U2对数据接收延时单元U1输出的串行数据信号进行串并转换，并根据接收时钟信号及分频时钟信号对数据进行展宽降速，每路数据降速单元U2的输出信号均送入数据组合存储单元U5进行组合存储；数据展宽的宽度为2-10，展宽宽度与数据组合存储单元U5中的数据存储宽度相关；

所述时钟接收延时单元U3接收ADC输出的差分时钟信号，并对ADC输出的差分时钟信号进行终端端接，保证时钟信号完整性；同时对差分时钟信号进行粗延时调节，增加系统的建立时间和保持时间裕量；

所述时钟去抖动单元U4_1对输入的时钟信号进行抖动控制，

所述时钟处理单元U4_2对抖动控制后的时钟信号分别进行精细延时、相位调整和频率合成后再分别送入数据接收延时单元U1、数据降速单元U2、数据组合存储单元U5及控制单元U6；

送入数据接收延时单元U1作为数据延时单元U1_2的参考时钟信号；

送入数据降速单元U2的信号为接收时钟信号及分频时钟信号，其中接收时钟信号为时钟正向信号和/或时钟反向信号；

所述数据组合存储单元U5在控制单元U6的控制下，对多路数据信号进行组合排列，恢复出实际的波形数据，实现数据循环存储、预触发记录和顺序读出，实现与外部接口通信。

从上述的方法和系统可以看出，本发明具有以下的优点：

1、本发明所述的方法和系统实现了高速ADC采样数据的接收缓存，经过拓展，可以对高速ADC采样数据降速后进行实时、不间断记录；

2、本发明对输入采样数据进行降速，通过数据展宽，降速范围2-10，相对于高速的数据，低速数据在FPGA内部容易处理；

3、本发明通过延时单元对采样数据和时钟信号进行延时调节，在时钟处理单元对时钟信号进行精细延时调节，通过调节使时钟信号的跳变沿位于数据信号的中心，保证时序收敛，降低因时序不收敛造成的数据错误；

4、本发明的控制单元对读写使能、读写触发信号进行双控制，降低了误触发信号造成数据错误的可能性，通过对数据存储单元进行设置，有效降低了系统的控制量；

5、本发明基于FPGA平台、采用VHDL硬件描述语言开发，在Xilinx公司的XC5VLX50FF676上，本发明的方法和存储系统接收采样数据频率超过650MHz，可以使用时钟上升沿或者双沿(上升沿和下降沿)两种方式捕获数据，降低了芯片功率；通过对数据进行循环存储，实现了信号的预触发，对记录触发前信号具有很重要的意义。该方法采用FPGA内部的原语和IP核，具有速度快、控制简单、可重复配置等功能；

6、本发明对伴随采样数据的时钟信号，首先通过锁相环PLL(Phase Locked Loop)对其进行去抖动处理，降低时钟信号在走线和FPGA内部的抖动，再通过数字时钟管理DCM(Digital Clock Management)对时钟信号进行精细延时调节、相位调整和频率合成，时钟信号走线利用FPGA内部的专用全局时钟布线资源，保证了时钟信号的低抖动；

7、在数据存储单元采用了Block RAM进行循环存储，实现了信号的预触发记录功能；

8、本发明基于VHDL硬件描述语言实现，大量采用FPGA内部的原语和IP核，提高了系统的集成度和编译效率，保证系统的可靠稳定。在此方法和系统的基础上，系统可以进一步拓展，以适合不同的应用场合。

附图说明

图1为本发明原理图；

图2为数据接收延时单元组成；

图3为时钟处理单元组成；

图4为数据组合存储单元组成；

图5为控制单元控制流程图。

具体实施方式

为使本发明的方法、技术方案直观、便于理解，结合以下具体实施方式，参照附图，对本发明作进一步说明。

本发明提供一种基于FPGA的高速ADC采样数据接收缓存方法和系统，该系统主要包括以下成分：数据接收延时单元U1，数据降速单元U2，时钟接收延时单元U3，时钟处理单元U4，数据组合存储单元U5，控制单元U6，结构组成参见图1。

其中，数据接收延时单元U1实现数据的接收、延时调节；数据降速单元U2实现了数据信号的串并转换、展宽降速；时钟接收延时单元U3实现了时钟的接收，时钟粗延时调节可以在时钟接收延时单元U3进行；时钟处理单元U4对时钟信号进行精细延时、输出系统需要的时钟频率和相位；数据组合存储单元U5实现了数据的循环存储、预触发记录和顺序读出；控制单元U6控制数据组合存储单元U5，对数据进行循环存储、预触发记录和顺序读出，通过使能和触发控制，有效避免了误触发。

接收延时单元U1包括数据接收单元U1_1和数据延时单元U1_2，数据接收单元U1_1对差分信号进行电平转换，并对接收的差分数据信号进行终端端接，保证信号的完整性；数据延时单元U1_2根据参考时钟信号对数据进行延时调节，保证多路数据信号在同一时刻跳变，增加系统的建立时间和保持时间裕量。

数据降速单元U2对数据延时单元U1_2输出的每一路串行数据信号进行串并转换，并根据接收时钟信号及分频时钟信号对数据进行展宽降速，对数据信号的展宽宽度为2-10，对数据展宽降速的宽度和数据组合存储单元U5中的数据存储宽度有关，对数据信号进行降速采用FPGA内部的原语—iserdes，使用1个iserdes单元可以对数据进行2-6倍降速，使用2个级联的iserdes单元可以对数据进行2-10倍降速。

时钟接收延时单元U3，对输入时钟信号进行终端端接，保证时钟信号完整性，时钟信号可以在时钟接收延时单元U3进行粗延时调节，增加系统的建立时间和保持时间裕量。

时钟处理单元U4采用FPGA内部的IP核，时钟走线利用FPGA内部的全局时钟布线资源，使时钟信号之间的相互抖动很小，保证时钟信号对多路数据信号的有效捕获；如图3所示，时钟处理单元U4包括时钟去抖动单元U4_1和时钟处理单元U4_2,时钟去抖动单元U4_1对输入时钟信号进行抖动控制，降低FPGA内部的时钟信号的传输抖动，时钟处理单元U4_2对去抖动的时钟信号进行精细延时调节，保证时钟信号的跳变沿位于稳定数据的中心，保证时钟的时序收敛，防止时钟和数据冲突造成数据错误，并对输入的单一频率时钟信号进行相位调整和频率合成，输出多路系统需要的时钟信号，为系统提供需要的时钟频率和时钟相位信号。

如图4所示，数据组合存储单元U5包括了数据组合单元U5_1和数据存储单元U5_2,数据组合单元U5_1对展宽降速后的数据进行组合排列，恢复出实际的波形数据，存储到数据存储单元U5_2。数据存储单元U5_2存储介质采用了FPGA内部的Block RAM，可以对数据进行循环存储，并且可以在指定地址读出数据。

控制单元U6，写使能后产生写地址的循环计数，在数据存储单元U5_2实现了数据循环存储，在写触发后写地址再产生一定量的写地址计数，使数据存储单元U5_2记录一段长度的触发前信号，并给出读操作的首位地址；读使能和读触发后读地址从写地址停止的下一个地址进行顺序读出，保证读出数据波形的连续性、正确性；控制单元U6对读、写操作的控制，采用了使能信号和触发信号的双控制方式，保证了单次触发数据的完整记录和读出。在对RAM进行读、写操作时，不接收新的读、写使能和触发信号，有效避免干扰。

本发明的控制单元U6、数据存储单元U5_2，数据存储单元U5_2采用Block RAM，通过拓展，实现高速数据的实时接收、缓存和读出至外部存储器的功能，实现数据的实时、不间断记录。

本发明基于Xilinx公司的FPGA的XC5VLX50FF676实现，前端ADC输出的高速采样数据共2路，每路12对差分数据信号和1对时钟信号。在FPGA内部，数据降速单元U2对数据信号进行1：8倍降速，时钟信号使用双沿(上升沿和下降沿)锁存数据，数据延时单元对多对数据信号进行延时调节，保证多对数据信号同时跳变，且时钟信号的跳变沿位于数据信号的中心。在时钟处理单元U4对时钟信号进行去抖动，输出去抖动后的输入时钟信号、去抖动后的输入时钟反向信号、去抖动后的输入时钟4分频信号等，满足系统对时钟频率和时钟相位的需求，之后数据组合单元U5_1对展宽降速后的数据进行组合排列，恢复出实际的波形数据，存储到数据存储单元U5_2。

数据进行组合排列具体体现为：假定1路有12对差分数据信号，数据为data[11..0]。如果数据频率过高，就需要对数据进行降速。如果对12对差分数据进行8倍降速，那么就有降速后的数据data_iser0[7..0]、data_iser1[7..0]…………data_iser10[7..0]、data_iser11[7..0]。在进行存储之前，需要对波形数据进行恢复，实际波形数据为data_iser11(0)、data_iser10(0)、…………data_iser1(0)、data_iser0(0)、data_iser11(1)；data_iser10(1)、…………data_iser1(1)、data_iser0(1)；…………data_iser11(6)、data_iser10(6)、…………data_iser1(6)、data_iser0(6)；data_iser11(7)、data_iser10(7)、…………data_iser1(7)、data_iser0(7)。需要存储的数据宽度为96位(12×8)，即是对1路12对数据信号进行组合排列，并存储。

对于2路共24对差分数据信号，数据存储单元U5中的Block RAM的数据写入宽度192bit(12×8×2)，数据写入深度为4096，记录数据点为65536点(4096×8×2)，触发前记录4096点，触发后记录61440点。

需要指出的是，在进行前端ADC采样数据PCB走线时，就需要注意不同数据信号走线之间的长度(包括不同信号层)的差异，由于数据信号走线的不同而引入的延时，可以在数据接收延时单元U1进行补偿，以使数据信号的跳变时间尽可能一致，对于时钟信号的PCB走线亦是如此，在时钟接收延时单元U3和时钟处理单元U4对时钟信号进行处理，使得时钟信号的跳变沿位于数据信号的中心。在进行PCB布线时，有时为了布局布线的方便，可能会造成数据信号的反向接入FPGA，可以在数据接收延时单元U1、数据降速单元U2或数据组合存储单元U5中对反向信号进行恢复，对于多路信号，推荐在数据降速单元进行反向恢复操作。

以上所述的具体实施方式，对本发明的方法、技术方案进行了详细说明，所应理解的是，以上所述仅为本发明的具体实例而已，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种基于FPGA的高速ADC采样数据接收缓存方法，其特征在于：包括以下步骤：

1)差分数据信号的处理：

1.1)数据接收单元(U1_1)对ADC输出的高速采样差分数据信号进行终端端接，实现数据信号的电平转换并输出串行数据信号；

1.2)数据延时单元(U1_2)根据参考时钟信号对电平转换后的串行数据信号进行延时调节，保证多路串行数据信号在同一时刻跳变；

1.3)数据降速单元(U2)对数据延时单元(U1_2)输出的每一路串行数据信号进行串并转换，并根据接收时钟信号及分频时钟信号对数据进行展宽降速；数据展宽的宽度为2-10，展宽宽度与数据组合存储单元(U5)中的数据存储宽度相关；

2)系统时钟信号的产生：

2.1)时钟接收延时单元(U3)对ADC输出的差分时钟信号进行终端端接，保证时钟信号完整性，并对终端后的时钟信号进行粗延时调节；

2.2)时钟去抖动单元(U4_1)对输入的时钟信号进行抖动控制；

2.3)时钟处理单元(U4_2)对抖动控制后的时钟信号进行精细延时、相位调整和频率合成后再分别送入数据接收延时单元(U1)、数据降速单元(U2)、数据组合存储单元(U5)及控制单元(U6)；

送入数据接收延时单元(U1)的信号作为数据延时单元(U1_2)的参考时钟信号；

送入数据降速单元(U2)的信号作为接收时钟信号及分频时钟信号，其中接收时钟信号为时钟正向信号和/或时钟反向信号；

送入数据组合存储单元(U5)的时钟信号作为数据组合存储单元(U5)的写时钟信号和/或读时钟信号；

送入控制单元(U6)的时钟信号作为写时钟信号和/或读时钟信号；

3)数据的循环存储和顺序读出：

数据组合存储单元(U5)根据时钟处理单元(U4_2)送入的写时钟信号对多路数据信号进行组合排列，恢复出实际的波形数据并存储；

控制单元(U6)根据写时钟信号为数据组合存储单元(U5)产生写地址计数，通过写使能和写触发双控制数据组合存储单元(U5)，实现数据的循环存储和预触发记录；根据读时钟信号为数据组合存储单元(U5)产生读地址计数，通过读使能和读触发双控制数据组合存储单元(U5)，实现数据的顺序读出；并根据相应的接口读写时序控制，实现数据组合存储单元(U5)的读出数据和外部接口之间的通信；

其中数据存储和读出的具体步骤如下：

3.1)控制单元(U6)通过时钟信号判断是否写使能；

3.2)如是，则向数据组合存储单元(U5)循环写入数据，如否，返回步骤3.1)；

3.3)在向数据组合存储单元(U5)循环写入数据的同时，控制单元(U6)判断是否写触发；

3.4)如是，则再向数据组合存储单元(U5)写入一定量的触发数据，如否，返回步骤3.3)；

3.5)在向数据组合存储单元(U5)写入触发数据的同时，控制单元(U6)判断是否写满；

3.6)如是，则存储结束，控制单元(U6)给出最后一个写地址计数，进行步骤3.7)，如否，返回步骤3.5)；

3.7)控制单元(U6)通过时钟信号判断是否读使能；

3.8)如是，控制单元(U6)则判断是否读触发，如否，返回步骤3.7)；

3.9)如是，控制单元(U6)产生读地址计数，进而顺序读出数据组合存储单元(U5)中的数据，读地址首位计数为写地址计数停止的下一个地址计数；进行步骤3.10)，如否，返回步骤3.8)；

3.10)控制单元(U6)判断是否读空；

3.11)如是，则返回步骤3.1)，如否，返回步骤3.10)。

2.根据权利要求1所述基于FPGA的高速ADC采样数据接收缓存方法，其特征在于：

所述步骤1.3)中对数据信号进行降速采用FPGA内部的原语—iserdes，使用1个iserdes单元可以对数据进行2-6倍降速，使用2个级联的iserdes单元可以对数据进行2-10倍降速；

所述步骤1.2)对数据信号进行延时调节和步骤2.1)对时钟信号的粗延时调节，采用FPGA内部的原语—IODELAY；

所述步骤2.2)对时钟信号进行抖动控制，采用FPGA内部的IP核—PLL锁相环；

所述步骤2.3)对时钟信号进行精细延时、相位调整和频率合成，采用FPGA内部的IP核—DCM数字时钟管理器。

3.根据权利要求1所述基于FPGA的高速ADC采样数据接收缓存方法，其特征在于：

在步骤1.3)进行数据降速时，时钟捕获数据的方式为双沿模式。

4.根据权利要求1所述基于FPGA的高速ADC采样数据接收缓存方法，其特征在于：

经过时钟处理单元(U4_2)处理后的时钟信号走线利用FPGA内部的专用全局时钟布线资源。

5.一种基于FPGA的高速ADC采样数据接收缓存系统，其特征在于：包括多路数据处理单元、时钟单元、数据组合存储单元(U5)、控制单元(U6)，所述数据处理单元包括依次连接的数据接收单元(U1_1)、数据延时单元(U1_2)和数据降速单元(U2)；所述时钟单元包括依次连接的时钟接收延时单元(U3)时钟去抖动单元(U4_1)及时钟处理单元(U4_2)；所述控制单元(U6)用于控制数据处理单元、时钟单元和数据组合存储单元(U5)；

所述数据接收单元(U1_1)接收ADC输出的差分数据信号，并对ADC输出的高速采样差分数据信号进行终端端接，实现数据信号的电平转换，输出串行数据信号；

所述数据延时单元(U1_2)根据参考时钟信号对电平转换后的数据信号进行延时调节，保证多路数据信号在同一时刻跳变；

所述数据降速单元(U2)对数据接收延时单元(U1)输出的串行数据信号进行串并转换，并根据接收时钟信号及分频时钟信号对数据进行展宽降速，每路数据降速单元(U2)的输出信号均送入数据组合存储单元(U5)进行组合存储；数据展宽的宽度为2-10，展宽宽度与数据组合存储单元(U5)中的数据存储宽度相关；

所述时钟接收延时单元(U3)接收ADC输出的差分时钟信号，并对ADC输出的差分时钟信号进行终端端接，保证时钟信号完整性；同时对差分时钟信号进行粗延时调节，增加系统的建立时间和保持时间裕量；

所述时钟去抖动单元(U4_1)对输入的时钟信号进行抖动控制；

所述时钟处理单元(U4_2)对抖动控制后的时钟信号分别进行精细延时、相位调整和频率合成后再分别送入数据接收延时单元(U1)、数据降速单元(U2)、数据组合存储单元(U5)及控制单元(U6)；

送入数据接收延时单元(U1)作为数据延时单元(U1_2)的参考时钟信号；

送入数据降速单元(U2)的信号为接收时钟信号及分频时钟信号，其中接收时钟信号为时钟正向信号和/或时钟反向信号；

所述数据组合存储单元(U5)在控制单元(U6)的控制下，对多路数据信号进行组合排列，恢复出实际的波形数据，实现数据循环存储、预触发记录和顺序读出，实现与外部接口通信。