CN113468095A

CN113468095A - 高速串行传输数据相位对齐方法、存储介质及终端设备

Info

Publication number: CN113468095A
Application number: CN202110767140.1A
Authority: CN
Inventors: 周二瑞; 严明; 李刚; 刘璐; 郭明安; 杨少华; 李斌康
Original assignee: Northwest Institute of Nuclear Technology
Current assignee: Northwest Institute of Nuclear Technology
Priority date: 2021-07-07
Filing date: 2021-07-07
Publication date: 2021-10-01
Anticipated expiration: 2041-07-07
Also published as: CN113468095B

Abstract

本发明属于相位对齐方法，为解决目前普遍采用的相位对齐方法，如果延时模块能提供的总延时不够，容易找到错误的有效窗口结束位置，即使在延时模块提供的总延时内能找到有效窗口的开始位置和结束位置，完成相位对齐的时间也不受控制，且用时较长的技术问题，提供一种高速串行传输数据相位对齐方法、计算机可读存储介质及终端设备，通过遍历延时模块的n个延时单元，可根据延时模块n个延时单元对应的指示位数列形式，确定相位对齐时所需延时，对延时模块的延时范围要求较低，执行效率更高，计算机可读存储介质和终端设备上能够执行上述相位对齐方法的步骤。

Description

高速串行传输数据相位对齐方法、存储介质及终端设备

技术领域

本发明属于相位对齐方法，具体涉及一种高速串行传输数据相位对齐方法、计算机可读存储介质及终端设备。

背景技术

高速串行数据传输在高速网络传输、高速雷达侦收、高速数传、高速探测器等领域占有重要地位并被广泛应用。但芯片内部的延时差异，以及PCB走线差异会导致采样时钟与高速串行数据之间存在未知的相位差，进而导致采样时钟在不合适的位置采到错误数据。因此，高速串行数据传输时需要使采样时钟和数据进行相位对齐。

目前，普遍采用的相位对齐方法，是依次找到数据眼图有效窗口的开始位置和结束位置，从而找到有效窗口的中心位置作为最佳采样点，但这种方法的初始位置，可能离有效窗口的开始位置很远，导致寻找到有效窗口开始位置和结束位置所需的延时单元数过多，从而要求延时模块能提供的总延时接近两个数据位周期。但如果延时模块能提供的总延时不够，则这种方法很容易找到错误的有效窗口结束位置，从而得到错误的最佳采样点。即使能在延时模块提供的总延时内找到有效窗口的开始位置和结束位置，这种方法完成相位对齐的时间也不受控制，且相对较长。

发明内容

本发明为解决目前普遍采用的相位对齐方法，如果延时模块能提供的总延时不够，容易找到错误的有效窗口结束位置，即使在延时模块提供的总延时内能找到有效窗口的开始位置和结束位置，完成相位对齐的时间也不受控制，且用时较长的技术问题，提供一种高速串行传输数据相位对齐方法、计算机可读存储介质及终端设备。

本发明的发明构思是：利用延时模块提供的延时在相位对齐时起周期性作用的规律，通过遍历一个数据位周期内不同tap延时对采样正确性与稳定性的影响，实现相位对齐。

为实现上述发明目的和发明构思，本发明提供如下技术方案：

一种高速串行传输数据相位对齐方法，其特殊之处在于，包括以下步骤：

S1，在高速串行传输数据的接收端，将延时模块的初始延时tap数设置为0tap，连续采集多次并行数据，若多次所述并行数据均一致，且均满足训练字的一种移位形式，则将指示位记做1，否则，将指示位记做0；

S2，分别将延时模块的延时tap数设置为1tap到n-1tap，并在每一个延时下采集多次并行数据，若每一个延时下的多次所述并行数据均一致，且满足一种移位形式，则将该指示位记做1，否则，将该指示位记做0，得到与延时模块延时tap数为0tap到延时tap数为n-1tap对应的指示位数列；其中，n为延时模块覆盖一个数据位周期所需的tap数；

S3，根据所述指示位数列的组成，确定高速串行数据传输相位对齐所需的延时设置。

进一步地，步骤S3具体为：

S3.1，当所述指示位数列的首尾均为至少一个0，中部为多个1，或者，所述指示位数列首部为至少一个0，且随后为多个1，则执行步骤S3.2；

当所述指示位数列的首尾均为至少一个1，中部为多个0，或者，所述指示位数列首部为至少一个1，且随后为多个0，则执行步骤S3.3；

S3.2，若1的数量为奇数个，则最中间1所对应的延时tap数即为高速串行传输数据相位对齐时延时模块所需设置的延时tap数；若1的数量为偶数个，则最中间两个1中任选一个所对应的延时tap数为高速串行数据传输相位对齐时延时模块所需设置的延时tap数；

S3.3，判断中部0所对应的延时tap数t是否大于n/2，若是，则t-(n-1)/2为高速串行传输数据相位对齐时延时模块所需设置的延时tap数，否则，

(n-1)/2+t为高速串行传输数据相位对齐时延时模块所需设置的延时tap数；其中，若0的数量为奇数个，则所述中部0为最中间的0，若0的数量为偶数个，所述中部0为最中间两个0中的任一个。

进一步地，所述延时模块为FPGA中的延时模块或ASIC中的延时模块。

进一步地，步骤S2中，所述分别将延时模块的延时tap数设置为1tap到n-1tap，具体为，按照1到n-1的顺序，将延时模块的延时tap数依次设置为1tap到n-1tap。

本发明还提供了一种计算机可读存储介质，其上存储有计算机程序，其特殊之处在于，该程序被处理器执行时实现如上所述方法的步骤。

另外，本发明还提供了一种终端设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特殊之处在于，所述处理器执行所述计算机程序时实现如上所述方法的步骤。

与现有技术相比，本发明的有益效果是：

1.本发明的高速串行数据传输相位对齐方法，通过遍历延时模块的n个延时tap数，可根据延时模块n个延时tap数对应的指示位数列形式，确定所需延时，本发明的方法对延时模块的延时范围要求较低，只要能覆盖一个数据位周期即可，该方法能够模块化调用，易于大规模集成，另外，本发明的方法执行简单，易于实现，只需遍历一个数据周期即可进行相位对齐，完成相位对齐所用的时间更短，执行效率更高。

2.本发明可在FPGA或ASIC中实现，易于大规模推广使用。

3.本发明中对延时设置的遍历，可以按0到n-1的顺序执行，也可以按任意顺序执行，使该方法的执行更加便捷。

4.本发明还提供了一种执行上述方法的计算机可读存储介质和终端设备，可在相应的硬件设备上执行上述相位对齐方法，能够根据应用需求，大范围推广。

附图说明

图1为本发明高速串行传输数据相位对齐方法实施例的流程示意图；

图2为本发明图1实施例数据位与延时tap数示意图；

图3为本发明图1实施例高速串行数据传输相位对齐前后对比示意图。

具体实施方式

下面将结合本发明的实施例和附图，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例并非对本发明的限制。

本发明提出一种高速串行传输数据相位对齐方法，采用该方法进行相位对齐，能够准确找到最佳采样点，该方法对延时模块的延时范围要求低，只需能覆盖一个数据位周期，易于大规模集成并在FPGA上实现，相位对齐所用时间也更短。

参见图1，本发明所提出的高速串行传输数据相位对齐方法，具体包括以下步骤：

步骤1：确定延时模块覆盖一个数据位周期所需的tap数n，其中，数据位周期与tap数的关系如图2所示；其中的延时模块既可以是FPGA中的延时模块，也可以是ASIC中的延时模块，tap为延时模块的一个基本延时单元。

步骤2：由高速串行传输数据的发送端连续向接收端发送固定训练字。

步骤3：设置延时模块初始延时tap数为0tap，由接收端连续采集多次并行数据，判断是否稳定且是训练字的一种移位形式，本发明中稳定即指判断多次并行数据是否一致，若是，则将0tap下的指示位记为1，反之记为0；

步骤4：将延时模块延时tap数增加1tap，连续采集多次并行数据，判断是否稳定且是训练字的一种移位形式，是则将该tap的指示位记为1，反之记为0；

步骤5：再重复步骤4，直到将0tap到n-1tap遍历完，

遍历的顺序可以是任意顺序，可以每次使延时模块延时每次增加1tap，也可以每次使延时模块延时增加任意tap，也就是分别将延时模块的延时tap数设置为1tap到n-1tap，不管是哪种方式，只要判断0至n-1tap全部遍历完成，就可以继续执行步骤6，否则，要把0至n-1tap全部遍历完成。遍历完成以后，将得到延时tap数设置为0tap至n-1tap对应的指示位数列。

步骤6：当所述指示位数列的首尾均为至少一个0，中部为多个1，或者，所述指示位数列首部为至少一个0，且随后为多个1(如00···001···1)

若1的数量为奇数个，则最中间1所对应的延时tap数即为高速串行数据传输相位对齐时延时模块所需设置的延时tap数；若1的数量为偶数个，则最中间两个1中任选一个所对应的延时tap数为高速串行传输数据相位对齐时延时模块所需设置的延时tap数；

当所述指示位数列的首尾均为至少一个1，中部为多个0，或者，所述指示位数列首部为至少一个1，且随后为多个0，(如11···110···0)：

判断中部0所对应的延时tap数t是否大于n/2，若是，则t-(n-1)/2为高速串行传输数据相位对齐时延时模块所需设置的延时tap数，否则，(n-1)/2+t为高速串行传输数据相位对齐时延时模块所需设置的延时tap数；其中，若0的数量为奇数个，则中部0为最中间的0，若0的数量为偶数个，中部0为最中间两个0中的任一个。

完成相位对齐。

在本发明的一个实施例中，得到0tap到n-1tap的指示位数列结构为：0···011···11···110···0，中间“1”的数量为奇数个，则采样点为中间“1”所对应的延时tap数t₁，t₁为高速串行传输数据相位对齐时延时模块所需设置的延时tap数，根据该tap数完成相位对齐，相位对齐前与对齐后的对比如图3所示。

在本发明的另一个实施例中，得到0tap到n-1tap的指示位数列结构为：1···100···00···001···1，中间“0”的数量为奇数个，且中间“0”所对应的延时tap数t₂大于n/2，则采样点为t₂-(n-1)/2，即为高速串行传输数据相位对齐时延时模块所需设置的延时tap数。

本发明的相位对齐方法可在计算机可读存储介质中应用，计算机可读存储介质存储有计算机程序，上述相位对齐方法可作为计算机程序存储于计算机可读存储介质中，计算机程序被处理器执行时实现上述相位对齐方法的各步骤。

另外，本发明的相位对齐方法还可以应用于终端设备，终端设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，处理器执行所述计算机程序时实现本发明相位对齐方法的步骤。此处的终端设备可以是计算机、笔记本、掌上电脑，及各种云端服务器等计算设备，处理器可以是通用处理器、数字信号处理器、专用集成电路或其他可编程逻辑器件等。

以上所述仅为本发明的实施例，并非对本发明保护范围的限制，凡是利用本发明说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均包括在本发明的专利保护范围内。

Claims

1.一种高速串行传输数据相位对齐方法，其特征在于，包括以下步骤：

2.如权利要求1所述一种高速串行传输数据相位对齐方法，其特征在于，步骤S3具体为：

S3.3，判断中部0所对应的延时tap数t是否大于n/2，若是，则t-(n-1)/2为高速串行传输数据相位对齐时延时模块所需设置的延时tap数，否则，(n-1)/2+t为高速串行传输数据相位对齐时延时模块所需设置的延时tap数；其中，若0的数量为奇数个，则所述中部0为最中间的0，若0的数量为偶数个，所述中部0为最中间两个0中的任一个。

3.如权利要求1或2所述一种高速串行传输数据相位对齐方法，其特征在于：所述延时模块为FPGA中的延时模块或ASIC中的延时模块。

4.如权利要求3所述一种高速串行传输数据相位对齐方法，其特征在于：步骤S2中，所述分别将延时模块的延时tap数设置为1tap到n-1tap，具体为，按照1到n-1的顺序，将延时模块的延时tap数依次设置为1tap到n-1tap。

5.一种计算机可读存储介质，其上存储有计算机程序，其特征在于：该程序被处理器执行时实现如权利要求1至4任一所述方法的步骤。

6.一种终端设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于：所述处理器执行所述计算机程序时实现如权利要求1至4任一所述方法的步骤。