CN104980177A - 一种用于零中频gfsk解调器中的位同步电路 - Google Patents

Abstract

本发明提出了一种用于零中频GFSK解调器中的位同步电路，利用移位寄存器模块存储采样值，之后利用相关值计算模块计算两路信号的相关值，再利用一个相关值累加模块计算相关值的总和，再利用一个比较器模块得到位同步信号脉冲，最后利用一个延时器模块将此脉冲延时一段时间得到最终正确的位同步信号；该位同步电路适用于0101交替出现的前导码的GFSK调制信号，且调制系数较大，其理论基础是：0101交替出现的前导码的GFSK调制信号左右对称，其对称轴正好是码元结束时刻，该电路具有结构简单，同步准确的优点。

Description

一种用于零中频GFSK解调器中的位同步电路

技术领域

本发明涉及无线通信位同步技术领域，特别涉及一种用于零中频GFSK解调器中的位同步电路。

背景技术

无线通信系统在现代生活发挥着重要的作用。高斯频移键控(GaussFrequency Shift Keying，简称GFSK)已经广泛应用在短距离无线通信协议的收发机中。GFSK解调器作为接收机中重要的组成部分，其性能的优劣对接收机的性能有很大的影响。零中频GFSK解调器具有实现简单、功耗低的优点。而位同步电路在零中频GFSK解调器中发挥关键作用。

基于码元结束时刻最有可能位于相位旋转方向变化的采样时刻之间的事实，文献Lee E K B,Powell C C,Kwon H M.A novel wireless communicationdevice and its synchronization scheme[C]//Global TelecommunicationsConference,1995.GLOBECOM'95.,IEEE.IEEE,1995,1:659-663.利用四个或多个过零点的索引值来估算码元结束时刻，该估计函数需要用到2个多位位宽的乘法器和1个多位位宽的除法器，存在占用资源较多，结构复杂，同步精度不高的不足。同时该文献还提出了一种同步精度很高的改进型位同步算法，但是没有给出具体的电路结构，同时可以预见这种改进型的位同步算法会消耗巨大的硬件资源。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提供一种用于零中频GFSK解调器中的位同步电路，其资源占用少，结构简单，同步精度高，可为零中频GFSK解调器提供精确的位同步信号。

为了实现上述目的，本发明采用的技术方案是：

一种用于零中频GFSK解调器中的位同步电路，包括：

用于分别存储零中频GFSK调制信号的同相信号和正交信号采样值的移位寄存器模块；

用于计算所述同相信号和正交信号采样值的相关值的相关值计算模块；

用于计算所述相关值的总和的相关值累加模块；

用于将所述相关值的总和与设定阈值比较从而得到位同步信号脉冲的比较器模块；以及

用于将所述位同步信号脉冲延时得到位同步信号的延时器模块。

所述移位寄存器模块由两组M+1比特的移位寄存器组成，一组用于存储所述同相信号的M+1个采样值，另一组用于存储所述正交信号的M+1个采样值。

所述每组移位寄存器均由D触发器级联组成。

所述相关值计算模块由M个同或门组成，分别对两组移位寄存器的第0位和第M位，第1位和第M-1位，第2位和第M-2位，…，做同或运算。

所述M取值21，相关值计算模块的最终输出信号为：

其中，I_shift[n]表示存储同相信号采样值的移位寄存器的第n位，Q_shift[n-10]表示存储正交信号采样值的移位寄存器的第n-10位，表示同或运算。

所述相关值累加模块由4个半加器和15个全加器按照Wallace加法树的方式组成，其输出为：

所述比较器模块是1个5位位宽的比较器，其输出为：syn_out＝(sum>F0)，F0为设定阈值，取值15。

所述延时器模块将信号syn_out延时10个时钟周期，从而得到最终的位同步信号。

所述延时器模块由1组10比特的移位寄存器组成。

与现有技术相比，本发明的有益效果是：

1.本发明所述的位同步电路仅使用了移位寄存器，异或门，加法器，比较器等简单的逻辑门，占用的资源少，电路结构简单。

2.本发明所述的位同步电路是基于码元结束时刻同相正交信号最高位的累加值大于阈值的理论基础，该位电路可以为零中频GFSK解调器提供精确的同步时钟。

附图说明

图1为GFSK调制后同相信号和正交信号的波形图。

图2为GFSK调制后同相信号和正交信号符号位的波形图。

图3为同相信号和正交信号相关值求和后的波形图。

图4为同相信号和正交信号相关值求和经过比较器后的波形图。

图5为本发明所述位同步电路的功能框图。

图6为本发明所述位同步电路的移位寄存器模块的硬件结构图。

图7为本发明所述位同步电路的相关值计算模块的硬件结构图。

图8为本发明所述位同步电路的相关值累加模块的硬件结构图。

图9为本发明所述位同步电路中采用的半加器的硬件结构图。

图10为本发明所述位同步电路中采用的全加器的硬件结构图。

图11为本发明所述位同步电路的比较器模块的硬件结构图。

图12为本发明所述位同步电路的延时器模块的硬件结构图。

具体实施方式

下面结合附图和实施例详细说明本发明的实施方式。

本发明一种用于零中频GFSK解调器中的位同步电路，利用移位寄存器模块存储采样值，之后利用相关值计算模块计算两路信号的相关值，再利用一个相关值累加模块计算相关值的总和，之后利用一个比较器模块得到位同步信号脉冲，最后利用一个延时器模块将此脉冲延时一段时间得到最终正确的位同步信号。

本电路的输入信号为同相信号和正交信号的符号位I、Q，时钟信号clk，复位信号reset_n，输出信号为位同步信号syn_out，所有信号位宽均为1位。

本发明理论基础如下：

零中频GFSK调制信号，其同相支路和正交支路的表达式如公式(1)所示。

I(t)＝A cos(θ(t))                        (1)

Q(t)＝A sin(θ(t))

信号的相位角θ(t)可以用公式(2)表示。公式(2)中h＝2ΔfT_b是调制系数，Δf是调制频率偏差，T_b是码元周期，g(τ)是发送的码元经过高斯滤波器后的信号。

$\mathrm{\θ}\left(t\right)=\frac{\mathrm{\π}h}{T_b}{\∫}_{-\mathrm{\∞}}^{t}g\left(\mathrm{\τ}\right)d\mathrm{\τ}---\left(2\right)$

当调制系数h较大，假定为h＝5，且发送的码元为0101交替的二进制数字信号，其同相信号和正交信号的波形如图1所示。图中对每码元进行20次采样，T_b＝0.0001s。

从图1中可以看出同相信号和正交信号关于码元结束时刻左右对称，将同相信号和正交信号的最高位取出，其同相信号和正交信号的最高位如图2所示。

定义公式

其中表示同或运算。I(n)、Q(n)表示离散化的同相信号和正交信号。用数字0表示波形中的+1V，用数字1表示波形中的-1V。公式(3)中n的终值为20*N-10，N表示码元的个数

可以预见sum在n＝20N N＝1,2,3...时取得最大值。sum的波形如图3所示。

定义公式

syn_out(n)＝(sum(n)>F0)  F0＝15        (4)

可以预见syn_out在n＝20N N＝1,2,3...时输出正脉冲信号。syn_out的波形如图4所示。syn_out可以作为解调器的位同步信号，为解调器提供码元结束时刻的信息。

本发明采用的硬件结构框图如图5所示。

移位寄存器模块是由两组21比特的移位寄存器组成，如图6所示，作用是分别存储同相信号、正交信号符号位的21个采样值。复位信号有效时，将移位寄存器初始化为全0，在时钟信号的驱动下，依次将同相输入信号I和正交信号Q移入移位寄存器中。移位寄存器由D触发器级联组成。

相关值计算模块是20个同或门组成，如图7所示，作用是计算同相信号、正交信号的相关值，即，分别对两组移位寄存器的第0位和第20位，第1位和第19位，第2位和第18位，…，第9位和第11位做同或运算。相关值计算模块最终的输出信号a[19:0]可以用公式5表示：

公式5中，I_shift[10]、Q_shift[10]作为对称轴，没有参与同或运算，只有I_shift[20:11]、I_shift[9:0]参与运算。

相关值累加模块是由4个半加器和15个全加器按照Wallace加法树的方式组成，其硬件结构图如图8所示。图8中三输入模块表示全加器，二输入模块表示半加器。全加器的硬件结构如图9所示。全加器的硬件结构如图10所示。相关值累加模块的输出可以用公式6表示。

$sum=\underset{n=0}{\overset{19}{\Σ}}a\[n\]---\left(6\right)$

比较器模块是由1个5位位宽的比较器，其硬件结构图如图11所示。当输入信号sum大于一个固定的阈值，该模块输出一个正脉冲，即该模块的输出syn_out可以用公式7表示。公式7中的F0值取15。

syn_out＝(sum>F0)        (7)

延时器模块是由1组10比特的移位寄存器，，其硬件结构图如图12所示。将比较器模块的输出信号syn_out延迟10个时钟周期即可得到正确的位同步脉冲，该位同步脉冲可以用在零中频GFSK解调器中。

Claims (9)

1.一种用于零中频GFSK解调器中的位同步电路，其特征在于，包括：

用于分别存储零中频GFSK调制信号的同相信号和正交信号采样值的移位寄存器模块；

用于计算所述同相信号和正交信号采样值的相关值的相关值计算模块；

用于计算所述相关值的总和的相关值累加模块；

用于将所述相关值的总和与设定阈值比较从而得到位同步信号脉冲的比较器模块；以及

用于将所述位同步信号脉冲延时得到位同步信号的延时器模块。

2.根据权利要求1所述用于零中频GFSK解调器中的位同步电路，其特征在于，所述移位寄存器模块由两组M+1比特的移位寄存器组成，一组用于存储所述同相信号的M+1个采样值，另一组用于存储所述正交信号的M+1个采样值，其中M为每符号采样数。

3.根据权利要求2所述用于零中频GFSK解调器中的位同步电路，其特征在于，所述每组移位寄存器均由D触发器级联组成。

4.根据权利要求2所述用于零中频GFSK解调器中的位同步电路，其特征在于，所述相关值计算模块由M个同或门组成，分别对两组移位寄存器的第0位和第M位，第1位和第M-1位，第2位和第M-2位，…，做同或运算。

5.根据权利要求4所述用于零中频GFSK解调器中的位同步电路，其特征在于，所述M取值20，相关值计算模块的最终输出信号为：

其中，I_shift[n]表示存储同相信号采样值的移位寄存器的第n位，Q_shift[n-10]表示存储正交信号采样值的移位寄存器的第n-10位，⊙表示同或运算。

6.根据权利要求5所述用于零中频GFSK解调器中的位同步电路，其特征在于，所述相关值累加模块由4个半加器和15个全加器按照Wallace加法树的方式组成，其输出为：

7.根据权利要求6所述用于零中频GFSK解调器中的位同步电路，其特征在于，所述比较器模块是1个5位位宽的比较器，其输出为：syn_out＝(sum>F0)，F0为设定阈值，取值15。

8.根据权利要求7所述用于零中频GFSK解调器中的位同步电路，其特征在于，所述延时器模块将信号syn_out延时10个时钟周期，从而得到最终的位同步信号。

9.根据权利要求5或6所述用于零中频GFSK解调器中的位同步电路，其特征在于，所述延时器模块由1组10比特的移位寄存器组成。