CN114003530B - 一种基于fpga的串行差分通信数据采集系统及方法 - Google Patents

Abstract

本发明提供一种基于FPGA的串行差分通信数据采集系统及方法，属于数据传输技术领域，包括时钟管理单元、相位同步单元、字同步单元、通道同步单元、输入单元、信号延时单元、串并转换单元、通道延时单元及通道选择控制单元，通道选择控制单元逐一选择待同步延时数据，相位同步单元根据相位同步启动信号及待同步延时数据控制信号延时单元对单端信号相位同步，然后，字同步单元控制串并转换单元根据字同步控制信号，对对应的相位同步串行数据进行字同步，并在所有待同步延时数据均进行相位同步和字同步完成后，进行通道同步。通过将相位同步、字同步和通道同步结合，实现了自动调整数据与时钟的对齐关系，提高了数据采集的效率。

Description

一种基于FPGA的串行差分通信数据采集系统及方法

技术领域

本发明涉及数据传输技术领域，特别是涉及一种基于FPGA的串行差分通信数据采集系统及方法。

背景技术

在数字系统互联设计中，传统的并行总线已不能满足系统高速数据传输的需求，成为影响系统性能的主要瓶颈。低电压差分信号传输(Low-Voltage DifferentialSignaling，LVDS)技术的出现为解决数据传输瓶颈问题提供了可能。LVDS接口具有高速率、低功耗、低噪声和低电磁干扰等优点。LVDS接口技术被广泛应用于高速数字系统设计中，在实际应用中，采用现场可编程门阵列(Field Programmable GateArray，FPGA)实现高速LVDS是一种性价比较高的技术途径。

LVDS是一种总线标准，在FPGA中实现LVDS总线时，一般需要自定义传输协议。对于低速业务来说，对数据进行过采并约定自定义同步序列即可完成收端数据同步及数据解析。当数据速率较高时，需要采用FPGA内部集成SelectIO资源来手工调整数据与时钟的对齐关系，以确保数据的正确传输；该方法的不足之处在于手工调整对齐关系时会导致程序可移植性差，在不同的硬件电路间无法完全通用。

发明内容

本发明的目的是提供一种基于FPGA的串行差分通信数据采集系统及方法，可自动调整数据与时钟的对齐关系。

为实现上述目的，本发明提供了如下方案：

一种基于FPGA的串行差分通信数据采集系统，所述基于FPGA的串行差分通信数据采集系统包括：时钟管理单元、相位同步单元、字同步单元、通道同步单元以及依次连接的输入单元、信号延时单元、串并转换单元、通道延时单元、通道选择控制单元；

所述相位同步单元与所述通道选择控制单元及所述信号延时单元连接；所述字同步单元与所述通道选择控制单元、所述串并转换单元及所述相位同步单元连接；所述通道同步单元与所述通道选择控制单元及所述通道延时单元连接；所述时钟管理单元与所述信号延时单元、串并转换单元及通道同步单元连接；

所述时钟管理单元用于接收外部时钟，并根据所述外部时钟确定时钟信号；

所述输入单元用于接收N个低电压差分信号，并将各低电压差分信号转换为对应的单端信号；

所述信号延时单元用于根据所述时钟信号及初始信号延时量，对各单端信号延时，得到对应的初始串行数据；

所述串并转换单元用于根据所述时钟信号及初始起始位，将各初始串行数据转换为对应的初始并行数据；

所述通道延时单元用于根据所述时钟信号及初始通道延时量，对各初始并行数据进行合并及通道延时处理，得到对应的初始延时数据；

所述通道选择控制单元用于从N个初始延时数据中逐一选择待同步延时数据，并生成对应的相位同步启动信号；

针对任一待同步延时数据及对应的相位同步启动信号，

所述相位同步单元用于根据所述相位同步启动信号及所述待同步延时数据，生成相位延时控制信号及字同步启动信号；

所述信号延时单元还用于根据所述相位延时控制信号，对对应的单端信号进行相位同步，得到相位同步串行数据；所述串并转换单元还用于根据初始起始位，将所述相位同步串行数据转换为相位同步并行数据；所述通道延时单元还用于根据初始通道延时量，对相位同步并行数据进行合并及通道延时处理，得到相位同步延时数据；

所述字同步单元用于根据所述字同步启动信号及相位同步延时数据，生成字同步控制信号；

所述串并转换单元还用于根据所述字同步控制信号，对对应的相位同步串行数据进行字同步，得到字同步并行数据；所述通道延时单元还用于根据初始通道延时量，对字同步并行数据进行合并及通道延时处理，得到字同步延时数据；

所述通道选择控制单元还用于在N个初始延时数据均完成相位同步和字同步后，生成通道同步启动信号；所述通道同步单元用于根据所述通道同步启动信号及N个字同步延时数据间的延时量，生成通道同步控制信号；

所述通道延时单元还用于根据所述通道同步控制信号，将N个字同步延时数据的起始字对齐，得到最终采样数据。

可选地，所述时钟管理单元包括：

第一锁相环，用于接收外部时钟；

时钟延时电路，与所述第一锁相环连接，用于对所述外部时钟进行延时，得到时钟信号；

第二锁相环，分别与所述时钟延时电路、信号延时单元、串并转换单元及通道延时单元连接，用于将所述时钟信号发送至所述信号延时单元、串并转换单元及数据处理单元。

可选地，所述信号延时单元包括N个延时电路及第一存储模块；

所述第一存储模块用于存储初始信号延时量；

各延时电路均与所述时钟管理单元、所述输入单元、所述第一存储模块及所述相位同步单元连接；

各延时电路用于根据所述时钟信号及所述初始信号延时量对对应的单端信号进行延时得到初始串行数据，以及根据相位延时控制信号，对对应的单端信号进行相位同步，得到相位同步串行数据。

可选地，所述串并转换单元包括N个串并转换电路及第二存储模块；

所述第二存储模块用于存储初始起始位；

各串并转换电路均与所述时钟管理单元、所述信号延时单元、所述第二存储模块及所述字同步单元连接；

各串并转换电路用于根据所述时钟信号及初始起始位将对应的初始串行数据转换为对应的初始并行数据，根据初始起始位，将对应的相位同步串行数据转换为对应的相位同步并行数据，以及根据所述字同步控制信号，对对应的相位同步串行数据进行字同步，得到字同步并行数据。

可选地，所述通道延时单元包括：

数据合并模块，与所述串并转换单元连接，用于将超出预设合并范围的初始并行数据拼接得到对应的初始拼接数据，将超出预设合并范围的相位同步并行数据拼接得到对应的相位同步拼接数据，以及将超出预设合并范围的字同步并行数据拼接得到对应的字同步拼接数据；

移位模块，分别与所述时钟管理单元、所述数据合并模块、所述通道同步单元及所述通道选择控制单元连接，用于根据所述时钟信号及初始通道延时量将各初始拼接数据和未超出预设合并范围的初始并行数据的起始字对齐，得到对应的初始延时数据，根据初始通道延时量将各相位同步拼接数据和未超出预设合并范围的相位同步并行数据的起始字对齐，得到对应的相位同步延时数据，根据初始通道延时量将各字同步拼接数据和未超出预设合并范围的字同步并行数据的起始字对齐，得到字同步延时数据，以及根据所述通道同步控制信号，将N个字同步延时数据的起始字对齐，得到最终采样数据，并将所述初始延时数据发送至所述通道选择控制单元。

可选地，所述相位同步单元包括：

相位同步模块，分别与所述通道选择控制单元及所述字同步单元连接，用于根据所述相位同步启动信号对所述待同步延时数据采样，得到采样数据，并根据所述采样数据生成相位延时控制信号及字同步启动信号；

第一译码器，分别与所述通道选择控制单元、所述相位同步模块及所述信号延时单元连接，用于将所述相位同步控制信号发送至所述信号延时单元。

可选地，所述相位同步模块包括：

采样子模块，与所述通道选择控制单元连接，用于根据所述相位同步启动信号对所述待同步延时数据持续采样，得到各采样点对应的采样数据；

判断子模块，与所述采样子模块连接，用于判断相邻两个采样数据的状态，产生判断结果；

第一采样点确定子模块，与所述采样子模块及所述判断子模块连接，用于在所述判断结果为相邻两个采样数据的状态为由不稳定状态到稳定状态时，将稳定状态采样数据对应的采样点作为第一采样点；

第二采样点确定子模块，与所述采样子模块及所述判断子模块连接，用于在所述判断结果为相邻两个采样数据的状态为由稳定状态到不稳定状态时，将稳定状态采样数据对应的采样点作为第二采样点；

中心点确定子模块，分别与所述第一采样点确定子模块及所述第二采样点确定子模块连接，用于将所述第一采样点与所述第二采样点的中间位置作为中心点；

控制信号生成子模块，分别与所述中心点确定子模块、所述第一译码器及所述字同步单元连接，用于根据所述中心点，生成相位延时控制信号及字同步启动信号，并将所述延时控制信号发送至第一译码器，将所述字同步启动信号发送至字同步单元。

可选地，所述字同步单元包括：

字同步模块，分别与所述相位同步单元及所述通道选择控制单元连接，用于根据所述字同步启动信号，判断所述相位同步延时数据与预设同步字是否相同，在所述相位同步延时数据与预设同步字不相同时，产生字同步控制信号，在相位同步延时数据与预设同步字相同时，字同步完成；

第二译码器，分别与所述字同步模块及所述串并转换单元连接，用于将所述字同步控制信号发送至所述串并转换单元。

可选地，所述基于FPGA的串行差分通信数据采集系统还包括：

计时单元，分别与所述时钟管理单元及所述通道同步单元连接，用于在所述时钟管理单元初始化时钟信号后开始计时，在得到最终采样数据后停止计时，得到同步时间，并实时检测所述同步时间是否超过预设时间阈值，在所述同步时间超过预设时间阈值时，产生超时信号；

所述时钟管理单元还用于根据所述超时信号重新配置时钟信号。

为了实现上述目的，本发明还提供如下方案：

一种基于FPGA的串行差分通信数据采集方法，所述基于FPGA的串行差分通信数据采集方法包括：

通过时钟管理单元接收外部时钟，并根据所述外部时钟确定时钟信号；

由输入单元接收N个低电压差分信号，并将各低电压差分信号转换为对应的单端信号；

通过信号延时单元根据所述时钟信号及初始信号延时量，对各单端信号延时，得到对应的初始串行数据；

通过串并转换单元根据所述时钟信号及初始起始位，将各初始串行数据转换为对应的初始并行数据；

通过通道延时单元根据所述时钟信号及初始通道延时量，对各初始并行数据进行合并及通道延时处理，得到对应的初始延时数据；

通过通道选择控制单元从N个初始延时数据中逐一选择待同步延时数据，并生成对应的相位同步启动信号；

针对任一待同步延时数据及对应的相位同步启动信号，

通过相位同步单元根据所述相位同步启动信号及所述待同步延时数据，生成相位延时控制信号及字同步启动信号；

通过信号延时单元根据所述相位延时控制信号，对对应的单端信号进行相位同步，得到相位同步串行数据；串并转换单元根据初始起始位，将所述相位同步串行数据转换为相位同步并行数据；通道延时单元根据初始通道延时量，对相位同步并行数据进行合并及通道延时处理，得到相位同步延时数据；

通过字同步单元根据所述字同步启动信号及相位同步延时数据，生成字同步控制信号；

通过串并转换单元根据所述字同步控制信号，对对应的相位同步串行数据进行字同步，得到字同步并行数据；通过通道延时单元根据初始通道延时量，对字同步并行数据进行合并及通道延时处理，得到字同步延时数据；

在N个初始延时数据均完成相位同步和字同步后，通过通道选择控制单元生成通道同步启动信号；通过通道同步单元根据所述通道同步启动信号及N个字同步延时数据间的延时量，生成通道同步控制信号；

通过通道延时单元根据所述通道同步控制信号，将N个字同步延时数据的起始字对齐，得到最终采样数据。

根据本发明提供的具体实施例，本发明公开了以下技术效果：通过逐一选择待同步延时数据，针对任一待同步延时数据，相位同步单元根据相位同步启动信号及待同步延时数据，生成相位延时控制信号及字同步启动信号，信号延时单元根据相位延时控制信号对单端信号延时，相位同步完成后，字同步单元产生字同步控制信号，串并转换单元根据字同步控制信号，对对应的相位同步串行数据进行字同步，并在所有待同步延时数据均进行相位同步和字同步完成后，进行通道同步。通过将相位同步、字同步和通道同步的结合，实现了自动调整数据与时钟的对齐关系，提高了数据采集的效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明基于FPGA的串行差分通信数据采集系统的总体框图；

图2为信号延时寻找眼图中心的时序图；

图3为寻找起始位时序图；

图4为位同步、字同步与通道同步后时序图；

图5为本发明基于FPGA的串行差分通信数据采集系统的流程图；

图6为相位同步与字同步的流程图；

图7为低速率数据寻找眼图中心的时序图；

图8为通道同步流程图。

符号说明：

时钟管理单元-1，输入单元-2，信号延时单元-3，串并转换单元-4，通道延时单元-5，通道选择控制单元-6，相位同步单元-7，字同步单元-8，通道同步单元-9，计时单元-10。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种基于FPGA的串行差分通信数据采集系统及方法，通过逐一选择待同步延时数据，针对任一待同步延时数据，相位同步单元根据相位同步启动信号及待同步延时数据，生成相位延时控制信号及字同步启动信号，信号延时单元根据相位延时控制信号对单端信号延时，相位同步完成后，字同步单元产生字同步控制信号，串并转换单元根据字同步控制信号，对对应的相位同步串行数据进行字同步，并在所有待同步延时数据均进行相位同步和字同步完成后，进行通道同步。通过将相位同步、字同步和通道同步的结合，实现了自动调整数据与时钟的对齐关系，提高了数据采集的效率。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

如图1所示，本发明基于FPGA的串行差分通信数据采集系统包括：时钟管理单元1、相位同步单元7、字同步单元8、通道同步单元9以及依次连接的输入单元2、信号延时单元3、串并转换单元4、通道延时单元5、通道选择控制单元6。

所述相位同步单元7与所述通道选择控制单元6及所述信号延时单元3连接；所述字同步单元8与所述通道选择控制单元6、所述串并转换单元4及所述相位同步单元7连接；所述通道同步单元9与所述通道选择控制单元6及所述通道延时单元5连接；所述时钟管理单元1与所述信号延时单元3、串并转换单元4及通道同步单元9连接。

所述时钟管理单元1用于接收外部时钟，并根据所述外部时钟确定时钟信号。

具体地，所述时钟管理单元1包括：第一锁相环、时钟延时电路及第二锁相环。

其中，所述第一锁相环用于接收外部时钟。外部时钟经PLL(Phase Locked Loop，锁相环)处理可以降低偏差jitter与抖动，减少时钟频率差异带来的系统不稳定问题，增加了系统的自适应性。

所述时钟延时电路与所述第一锁相环连接，所述时钟延时电路用于对所述外部时钟进行延时，得到时钟信号。对时钟加入延时电路，在对多个数据进行同步时，可通过改变时钟的延时量，寻找到最佳的采样位置。

所述第二锁相环分别与所述时钟延时电路、信号延时单元3、串并转换单元4及通道延时单元5连接，所述第二锁相环用于将所述时钟信号发送至所述信号延时单元3、串并转换单元4及数据处理单元。

所述输入单元2用于接收N个低电压差分信号，并将各低电压差分信号转换为对应的单端信号。在本实施例中，所述输入单元2包括N个寄存器。

所述信号延时单元3用于根据所述时钟信号及初始信号延时量，对各单端信号延时，得到对应的初始串行数据。具体地，所述信号延时单元3包括N个延时电路(包括第一延时电路、第二延时电路、第三延时电路......第N延时电路)及第一存储模块；所述第一存储模块用于存储初始信号延时量；各延时电路均与所述时钟管理单元1、所述输入单元2、所述第一存储模块及所述相位同步单元7连接；各延时电路用于根据所述时钟信号及初始信号延时量对对应的单端信号进行延时得到初始串行数据，以及根据相位延时控制信号，对对应的单端信号进行相位同步，得到相位同步串行数据。

由于线路上的延时，导致单端信号与同步时钟间的位置发生改变，在接收时需要消除这一延时，信号延时单元3可以将每一单端信号进行独立延时，改变信号与时钟间的位置关系。

所述串并转换单元4用于根据所述时钟信号及初始起始位，将各初始串行数据转换为对应的初始并行数据。具体地，所述串并转换单元4包括N个串并转换电路(包括第一串并转换电路、第二串并转换电路、第三串并转换电路......第N串并转换电路)及第二存储模块；所述第二存储模块用于存储初始起始位；各串并转换电路均与所述时钟管理单元1、所述信号延时单元3、所述第二存储模块及所述字同步单元8连接；各串并转换电路用于根据所述时钟信号及初始起始位将对应的初始串行数据转换为对应的初始并行数据，根据初始起始位将对应的相位同步串行数据转换为对应的相位同步并行数据，以及根据所述字同步控制信号，对对应的相位同步串行数据进行字同步，得到字同步并行数据。

在进行串并转换时需确定一串串行数据的起始位。如图3所示，以12位并行数据为例，起始位选择起始位1时，输出的并行数据是010011000111。如果以起始2作为起始位，转换出的并行数据为1001100011100。

所述通道延时单元5用于根据所述时钟信号及初始通道延时量，对各初始并行数据进行合并及通道延时处理，得到对应的初始延时数据。

在本实施例中，所述通道延时单元5包括数据合并模块及移位模块。

其中，所述数据合并模块与所述串并转换单元4连接，所述数据合并模块用于将超出预设合并范围的初始并行数据拼接得到对应的初始拼接数据，将超出预设合并范围的相位同步并行数据拼接得到对应的相位同步拼接数据，以及将超出预设合并范围的字同步并行数据拼接得到对应的字同步拼接数据。

串并转换后的并行数据根据工程需要可在数据合并单元中进行合并或直接输出。串并转换单元4所能转换的并行数据位大小是有一定限制的，串并转换单元4可对4位，6位，8位，10位，14位数据进行串并转换，12位或其它位数的数据无法直接转换，需转换为两个6位进行拼接，利用数据合并单元对超出合并范围的并行数据进行拼接。例如两个6位的并行数据可拼接为12位并行数据。

所述移位模块分别与所述时钟管理单元1、所述数据合并模块、所述通道同步单元9及所述通道选择控制单元6连接，所述移位模块用于根据所述时钟信号及初始通道延时量将各初始拼接数据和未超出预设合并范围的初始并行数据的起始字对齐，得到对应的初始延时数据，根据初始通道延时量将各相位同步拼接数据和未超出预设合并范围的相位同步并行数据的起始字对齐，得到对应的相位同步延时数据，根据初始通道延时量将各字同步拼接数据和未超出预设合并范围的字同步并行数据的起始字对齐，得到字同步延时数据，以及根据所述通道同步控制信号，将N个字同步延时数据的起始字对齐，得到最终采样数据，并将所述初始延时数据发送至所述通道选择控制单元6。

优选地，所述移位模块包括与N个移位寄存器(包括第一移位寄存器、第二移位寄存器、第三移位寄存器......第N移位寄存器)及第三存储模块；所述第三存储模块用于存储初始通道延时量；各移位寄存器均与所述数据合并模块、所述时钟管理单元1、所述第三存储模块及所述通道选择控制单元6连接。

所述通道选择控制单元6用于从N个初始延时数据中逐一选择待同步延时数据，并生成对应的相位同步启动信号。

针对任一待同步延时数据及对应的相位同步启动信号，

所述相位同步单元7用于根据所述相位同步启动信号及所述待同步延时数据，生成相位延时控制信号及字同步启动信号。

所述信号延时单元3还用于根据所述相位延时控制信号，对对应的单端信号进行相位同步，得到相位同步串行数据。所述串并转换单元4还用于根据初始起始位，将所述相位同步串行数据转换为相位同步并行数据。所述通道延时单元5还用于根据初始通道延时量，对相位同步并行数据进行合并及通道延时处理，得到相位同步延时数据。

所述字同步单元8用于根据所述字同步启动信号及相位同步延时数据，生成字同步控制信号。

所述串并转换单元4还用于根据所述字同步控制信号，对对应的相位同步串行数据进行字同步，得到字同步并行数据。所述通道延时单元5还用于根据初始通道延时量，对字同步并行数据进行合并及通道延时处理，得到字同步延时数据。

所述通道选择控制单元6还用于在N个初始延时数据均完成相位同步和字同步后，生成通道同步启动信号。所述通道同步单元9用于根据所述通道同步启动信号及N个字同步延时数据间的延时量，生成通道同步控制信号。

所述通道延时单元5还用于根据所述通道同步控制信号，将N个字同步延时数据的起始字对齐，得到最终采样数据。

具体地，通道同步单元9检测各个字同步延时数据间的延时量，以发生延时最多的字同步延时数据为基准，控制各移位寄存器，将各字同步延时数据的起始字对齐。通道同步单元9会对各个字同步延时数据的起始标志进行比较，得到各个字同步延时数据的起始标志间位置偏差，进而利用移位寄存器使各个字同步延时数据的起始标志对齐。比如有32个数据输入，每一数据在输入时，输入的第一个数据是98e，比较32个通道间98e相距多少个时钟，将这一参数传递给移位寄存器，对数据进行移位，进而实现数据对齐。

如图4所示为数据进行相位同步、字同步与通道同步后的时序图。

在本实施例中，所述相位同步单元7包括相位同步模块及第一译码器。

其中，所述相位同步模块分别与所述通道选择控制单元6及所述字同步单元8连接，所述相位同步模块用于根据所述相位同步启动信号对所述待同步延时数据采样，得到采样数据，并根据所述采样数据生成相位延时控制信号及字同步启动信号。

所述第一译码器分别与所述通道选择控制单元6、所述相位同步模块及所述信号延时单元3连接，所述第一译码器用于将所述相位同步控制信号发送至所述信号延时单元3。通道选择控制单元6还用于将待同步延时数据的地址发送至第一译码器。第一译码器还用于对地址进行译码，进而将相位同步控制信号发送至信号延时单元3对应的延时电路上。

具体地，所述相位同步模块包括：采样子模块、判断子模块、第一采样点确定子模块、第二采样点确定子模块及中心点确定子模块。

其中，所述采样子模块与所述通道选择控制单元6连接，所述采样子模块用于根据所述相位同步启动信号对所述待同步延时数据持续采样，得到各采样点对应的采样数据。

所述判断子模块与所述采样子模块连接，所述判断子模块用于判断相邻两个采样数据的状态，产生判断结果。

所述第一采样点确定子模块与所述采样子模块及所述判断子模块连接，所述第一采样点确定子模块用于在所述判断结果为相邻两个采样数据的状态为由不稳定状态到稳定状态时，将稳定状态采样数据对应的采样点作为第一采样点。

所述第二采样点确定子模块与所述采样子模块及所述判断子模块连接，所述第二采样点确定子模块用于在所述判断结果为相邻两个采样数据的状态为由稳定状态到不稳定状态时，将稳定状态采样数据对应的采样点作为第二采样点。

所述中心点确定子模块分别与所述第一采样点确定子模块及所述第二采样点确定子模块连接，所述中心点确定子模块用于将所述第一采样点与所述第二采样点的中间位置作为中心点。中心点即眼图中心，寻找眼图中心的方法提高了数据采样的稳定性，可解决温漂带来的数据跳变问题。

所述控制信号生成子模块分别与所述中心点确定子模块、所述第一译码器及所述字同步单元连接，所述控制信号生成子模块用于根据所述中心点，生成相位延时控制信号及字同步启动信号，并将所述延时控制信号发送至第一译码器，将所述字同步启动信号发送至字同步单元。

因传输链路的延时，输入单元2接收到的LVDS数据与时钟间的位置会发生变化，采样时可能会采集到数据的不稳定状态，如图2中的①所示。为了寻找到稳定的采样点，利用延时模块对输入的数据进行延时，使采样位置位于数据的中心位置，如图2中的④所示。

进一步地，所述字同步单元8包括字同步模块及第二译码器。

其中，所述字同步模块分别与所述相位同步单元7及所述通道选择控制单元6连接，所述字同步模块用于根据所述字同步启动信号，判断所述相位同步延时数据与预设同步字是否相同，在所述相位同步延时数据与预设同步字不相同时，产生字同步控制信号，在相位同步延时数据与预设同步字相同时，字同步完成。

对于连续的串行数据接收需要能够确定起始位，如图3所示，不同的起始位转换后的并行数据并不相同，需要找到正确的起始位进行转换。字同步功能由相位同步单元7完成相位同步后开启。完成一次字同步后输出反馈到通道选择控制单元6，并等待下一次同步请求。

所述第二译码器分别与所述字同步模块及所述串并转换单元4连接，所述第二译码器用于将所述字同步控制信号发送至所述串并转换单元4。

通道选择控制单元6还用于将相位同步延时数据的地址发送至第二译码器。第二译码器还用于对地址进行译码，进而将字同步控制信号发送至串并转换单元4对应的串并转换电路上。

优选地，所述基于FPGA的串行差分通信数据采集系统还包括计时单元10。所述计时单元10分别与所述时钟管理单元1及所述通道同步单元9连接，所述计时单元10用于在所述时钟管理单元1初始化时钟信号后开始计时，在得到最终采样数据后停止计时，得到同步时间，并实时检测所述同步时间是否超过预设时间阈值，在所述同步时间超过预设时间阈值时，产生超时信号。

所述时钟管理单元1还用于根据所述超时信号重新配置时钟信号。

以下为本发明各单元间数据传输关系：同步时钟管理单元1向其它各个单元提供运行时钟，输入寄存器采集外部输入的LVDS数据，将转后的单端信号以N位并行的方式传输入信号延时单元3。信号延时单元3延时后的信号以N位并行的方式输入到串并转换单元4。串并转换单元4将转换后的数据以6*N位并行方式输入到数据合并模块。数据合并模块将合并后的数据以12*N位并行方式传输到移位模块。移位模块将延时后的以3路12*N位并行方式分输出，一路输出到通道同步单元9，一路输出到通道选择控制单元6，一路作为最终数据输出。

如图5所示，本发明基于FPGA的串行差分通信数据采集方法包括：

S1：通过时钟管理单元接收外部时钟，并根据所述外部时钟确定时钟信号。

S2：开启计时器，对同步时间进行计时。

S3：由输入单元接收N个低电压差分信号，并将各低电压差分信号转换为对应的单端信号。

S4：通过信号延时单元根据所述时钟信号及初始信号延时量，对各单端信号延时，得到对应的初始串行数据。

S5：通过串并转换单元根据所述时钟信号及初始起始位，将各初始串行数据转换为对应的初始并行数据。

S6：通过通道延时单元根据所述时钟信号及初始通道延时量，对各初始并行数据进行合并及通道延时处理，得到对应的初始延时数据。

S7：通过通道选择控制单元从N个初始延时数据中逐一选择待同步延时数据，并生成对应的相位同步启动信号。

S8：针对任一待同步延时数据及对应的相位同步启动信号，

通过相位同步单元根据所述相位同步启动信号及所述待同步延时数据，生成相位延时控制信号及字同步启动信号。

S9：通过信号延时单元根据所述相位延时控制信号，对对应的单端信号进行相位同步，得到相位同步串行数据；通过串并转换单元根据初始起始位，将所述相位同步串行数据转换为相位同步并行数据；通过通道延时单元根据初始通道延时量，对相位同步并行数据进行合并及通道延时处理，得到相位同步延时数据。

S10：通过字同步单元根据所述字同步启动信号及相位同步延时数据，生成字同步控制信号。

S11：通过串并转换单元根据所述字同步控制信号，对对应的相位同步串行数据进行字同步，得到字同步并行数据；通过通道延时单元根据初始通道延时量，对字同步并行数据进行合并及通道延时处理，得到字同步延时数据。

S12：判断是否已经对N个初始延时数据均完成相位同步和字同步，如果未对N个初始延时数据均完成相位同步和字同步，判断计时时间是否超过预设时间阈值，如果未超过预设时间阈值，返回S7，如果超过预设时间阈值，返回S1对时钟重新配置延迟，并重新开启同步，对所有数据重新同步。

S11：在N个初始延时数据均完成相位同步和字同步后，通过通道选择控制单元生成通道同步启动信号；通过通道同步单元根据所述通道同步启动信号及N个字同步延时数据间的延时量，生成通道同步控制信号。

S12：通过通过通道延时单元根据所述通道同步控制信号，将N个字同步延时数据的起始字对齐，得到最终采样数据。

S13：将最终采样数据输出。

如图6所示，相位同步与字同步的流程为：

步骤b1：判断是否开启同步，没有，则等待，开启，则进入步骤b2。

步骤b2：开启同步后则对待同步延时数据进行采样，采样多组数据，判采样数据的稳定性，当多次连续采样数据均没有发生变化时，采样数据稳定，具体采样次数可根据实际情况选择阈值。如图2所示，如果采样点位于①的位置，采样数据极不稳定。如果数据稳定，那么数据可能处于非跳变沿区域。

步骤b3：如果采样数据不稳定，进入步骤b4。否则进入步骤b6。

步骤b4：继续采样，直至得到稳定的采样点。

步骤b5：继续采样，找到下一个不稳采样点，由第一次的稳定到再一次的不稳定的中心位置作为中心眼位置。

步骤b6：继续采样直至找到不稳定采样点，进入步骤b4。

如图7所示，面对低速率数据，数据周期远大于延时时间，无法找到不定状态的情况，进入步骤b7。

步骤b7：以延时的中间值作为最终采样点或以两次不稳定的中间点为最终采样点，根据最终采样点，生成相位延时控制信号及字同步启动信号。以延时的中间值作为最终采样点，避免信号出现偏移而引起不必要的错误，且兼顾了高速与低速数据，如图2和图7所示，提高了数据采样系统的适应性。

步骤b8：相位同步完成后开始字同步。

步骤b9：将相位同步延时数据与预设同步字比较，不断调整对应的串并转换电路的起始位，使转换后的数据与预设同步字相同。

步骤b10：当转换后的并行数据与预设同步字相同时，同步完成。

步骤b11：再次判断数据是否稳定，如果不稳定，重新进行相位同步，如果稳定，结束本次同步。

在所有数据均完成相位同步和字同步后，进行通道同步，如图8所示。

本发明解决了传统手动调整数据与时钟的对齐关系可移植性差的问题。而且本发明可自动调整数据与时钟的对齐关系，不受数据传输速率影响。在调整数据与时钟对齐关系的过程中，寻找眼图中心的方法，可解决温漂带来的数据跳变问题。

相对于现有技术，本发明基于FPGA的串行差分通信数据采集方法与上述基于FPGA的串行差分通信数据采集系统的有益效果相同，在此不再赘述。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于其与实施例公开的系统相对应，所以描述的比较简单，相关之处参见系统部分说明即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的系统及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种基于FPGA的串行差分通信数据采集系统，其特征在于，所述基于FPGA的串行差分通信数据采集系统包括：时钟管理单元、相位同步单元、字同步单元、通道同步单元、计时单元以及依次连接的输入单元、信号延时单元、串并转换单元、通道延时单元、通道选择控制单元；

所述相位同步单元与所述通道选择控制单元及所述信号延时单元连接；所述字同步单元与所述通道选择控制单元、所述串并转换单元及所述相位同步单元连接；所述通道同步单元与所述通道选择控制单元及所述通道延时单元连接；所述时钟管理单元与所述信号延时单元、串并转换单元及通道同步单元连接；所述计时单元分别与所述时钟管理单元及所述通道同步单元连接；

所述时钟管理单元用于接收外部时钟，并根据所述外部时钟确定时钟信号；所述时钟管理单元包括：第一锁相环，用于接收外部时钟；时钟延时电路，与所述第一锁相环连接，用于对所述外部时钟进行延时，得到时钟信号；第二锁相环，分别与所述时钟延时电路、信号延时单元、串并转换单元及通道延时单元连接，用于将所述时钟信号发送至所述信号延时单元、串并转换单元及通道延时单元；

所述输入单元用于接收N个低电压差分信号，并将各低电压差分信号转换为对应的单端信号；

所述信号延时单元用于根据所述时钟信号及初始信号延时量，对各单端信号延时，得到对应的初始串行数据；

所述串并转换单元用于根据所述时钟信号及初始起始位，将各初始串行数据转换为对应的初始并行数据；

所述通道延时单元用于根据所述时钟信号及初始通道延时量，对各初始并行数据进行合并及通道延时处理，得到对应的初始延时数据；

所述通道选择控制单元用于从N个初始延时数据中逐一选择待同步延时数据，并生成对应的相位同步启动信号；

针对任一待同步延时数据及对应的相位同步启动信号，

所述相位同步单元用于根据所述相位同步启动信号及所述待同步延时数据，生成相位延时控制信号及字同步启动信号；

所述相位同步单元包括：

相位同步模块，分别与所述通道选择控制单元及所述字同步单元连接，用于根据所述相位同步启动信号对所述待同步延时数据采样，得到采样数据，并根据所述采样数据生成相位延时控制信号及字同步启动信号；

第一译码器，分别与所述通道选择控制单元、所述相位同步模块及所述信号延时单元连接，用于将所述相位同步控制信号发送至所述信号延时单元；

所述相位同步模块包括：

采样子模块，与所述通道选择控制单元连接，用于根据所述相位同步启动信号对所述待同步延时数据持续采样，得到各采样点对应的采样数据；

判断子模块，与所述采样子模块连接，用于判断相邻两个采样数据的状态，产生判断结果；

第一采样点确定子模块，与所述采样子模块及所述判断子模块连接，用于在所述判断结果为相邻两个采样数据的状态为由不稳定状态到稳定状态时，将稳定状态采样数据对应的采样点作为第一采样点；

第二采样点确定子模块，与所述采样子模块及所述判断子模块连接，用于在所述判断结果为相邻两个采样数据的状态为由稳定状态到不稳定状态时，将稳定状态采样数据对应的采样点作为第二采样点；

中心点确定子模块，分别与所述第一采样点确定子模块及所述第二采样点确定子模块连接，用于将所述第一采样点与所述第二采样点的中间位置作为中心点；

控制信号生成子模块，分别与所述中心点确定子模块、所述第一译码器及所述字同步单元连接，用于根据所述中心点，生成相位延时控制信号及字同步启动信号，在面对低速率数据，数据周期远大于延时时间，无法找到不稳定状态的情况，以延时的中间值作为最终采样点，根据最终采样点，生成相位延时控制信号及字同步启动信号，并将所述相位延时控制信号发送至第一译码器，将所述字同步启动信号发送至字同步单元；

所述信号延时单元还用于根据所述相位延时控制信号，对对应的单端信号进行相位同步，得到相位同步串行数据；所述串并转换单元还用于根据初始起始位，将所述相位同步串行数据转换为相位同步并行数据；所述通道延时单元还用于根据初始通道延时量，对相位同步并行数据进行合并及通道延时处理，得到相位同步延时数据；

所述字同步单元用于根据所述字同步启动信号及相位同步延时数据，生成字同步控制信号；

所述串并转换单元还用于根据所述字同步控制信号，对对应的相位同步串行数据进行字同步，得到字同步并行数据；所述通道延时单元还用于根据初始通道延时量，对字同步并行数据进行合并及通道延时处理，得到字同步延时数据；

所述通道选择控制单元还用于在N个初始延时数据均完成相位同步和字同步后，生成通道同步启动信号；所述通道同步单元用于根据所述通道同步启动信号及N个字同步延时数据间的延时量，生成通道同步控制信号；

所述通道延时单元还用于根据所述通道同步控制信号，将N个字同步延时数据的起始字对齐，得到最终采样数据；

所述计时单元用于在所述时钟管理单元初始化时钟信号后开始计时，在得到最终采样数据后停止计时，得到同步时间，并实时检测所述同步时间是否超过预设时间阈值，在所述同步时间超过预设时间阈值时，产生超时信号；

所述时钟管理单元还用于根据所述超时信号重新配置时钟信号，对时钟重新配置延迟，并重新开启同步，对所有数据重新同步。

2.根据权利要求1所述的基于FPGA的串行差分通信数据采集系统，其特征在于，所述信号延时单元包括N个延时电路及第一存储模块；

所述第一存储模块用于存储初始信号延时量；

各延时电路均与所述时钟管理单元、所述输入单元、所述第一存储模块及所述相位同步单元连接；

各延时电路用于根据所述时钟信号及所述初始信号延时量对对应的单端信号进行延时得到初始串行数据，以及根据相位延时控制信号，对对应的单端信号进行相位同步，得到相位同步串行数据。

3.根据权利要求1所述的基于FPGA的串行差分通信数据采集系统，其特征在于，所述串并转换单元包括N个串并转换电路及第二存储模块；

所述第二存储模块用于存储初始起始位；

各串并转换电路均与所述时钟管理单元、所述信号延时单元、所述第二存储模块及所述字同步单元连接；

各串并转换电路用于根据所述时钟信号及所述初始起始位将对应的初始串行数据转换为对应的初始并行数据，根据所述初始起始位将对应的相位同步串行数据转换为对应的相位同步并行数据，以及根据所述字同步控制信号，对对应的相位同步串行数据进行字同步，得到字同步并行数据。

4.根据权利要求1所述的基于FPGA的串行差分通信数据采集系统，其特征在于，所述通道延时单元包括：

数据合并模块，与所述串并转换单元连接，用于将超出预设合并范围的初始并行数据拼接得到对应的初始拼接数据，将超出预设合并范围的相位同步并行数据拼接得到对应的相位同步拼接数据，以及将超出预设合并范围的字同步并行数据拼接得到对应的字同步拼接数据；

移位模块，分别与所述时钟管理单元、所述数据合并模块、所述通道同步单元及所述通道选择控制单元连接，用于根据所述时钟信号及初始通道延时量将各初始拼接数据和未超出预设合并范围的初始并行数据的起始字对齐，得到对应的初始延时数据，根据初始通道延时量将各相位同步拼接数据和未超出预设合并范围的相位同步并行数据的起始字对齐，得到对应的相位同步延时数据，根据初始通道延时量将各字同步拼接数据和未超出预设合并范围的字同步并行数据的起始字对齐，得到字同步延时数据，以及根据所述通道同步控制信号，将N个字同步延时数据的起始字对齐，得到最终采样数据，并将所述初始延时数据发送至所述通道选择控制单元。

5.根据权利要求1所述的基于FPGA的串行差分通信数据采集系统，其特征在于，所述字同步单元包括：

字同步模块，分别与所述相位同步单元及所述通道选择控制单元连接，用于根据所述字同步启动信号，判断所述相位同步延时数据与预设同步字是否相同，在所述相位同步延时数据与预设同步字不相同时，产生字同步控制信号，在相位同步延时数据与预设同步字相同时，字同步完成；

第二译码器，分别与所述字同步模块及所述串并转换单元连接，用于将所述字同步控制信号发送至所述串并转换单元。

6.一种基于FPGA的串行差分通信数据采集方法，其特征在于，所述基于FPGA的串行差分通信数据采集方法包括：

通过时钟管理单元接收外部时钟，并根据所述外部时钟确定时钟信号，具体包括：通过第一锁相环接收外部时钟，通过时钟延时电路对所述外部时钟进行延时，得到时钟信号，通过第二锁相环将所述时钟信号发送至信号延时单元、串并转换单元及通道延时单元；所述时钟延时电路与所述第一锁相环连接；所述第二锁相环分别与所述时钟延时电路、信号延时单元、串并转换单元及通道延时单元连接；

通过计时单元在所述时钟管理单元初始化时钟信号后开始计时；

由输入单元接收N个低电压差分信号，并将各低电压差分信号转换为对应的单端信号；

通过信号延时单元根据所述时钟信号及初始信号延时量，对各单端信号延时，得到对应的初始串行数据；

通过串并转换单元根据所述时钟信号及初始起始位，将各初始串行数据转换为对应的初始并行数据；

通道延时单元根据所述时钟信号及初始通道延时量，对各初始并行数据进行合并及通道延时处理，得到对应的初始延时数据；

通道选择控制单元从N个初始延时数据中逐一选择待同步延时数据，并生成对应的相位同步启动信号；

针对任一待同步延时数据及对应的相位同步启动信号，

通过相位同步单元根据所述相位同步启动信号及所述待同步延时数据，生成相位延时控制信号及字同步启动信号，具体包括：通过采样子模块根据所述相位同步启动信号对所述待同步延时数据持续采样，得到各采样点对应的采样数据；通过判断子模块判断相邻两个采样数据的状态，产生判断结果；在所述判断结果为相邻两个采样数据的状态为由不稳定状态到稳定状态时，将稳定状态采样数据对应的采样点作为第一采样点；在所述判断结果为相邻两个采样数据的状态为由稳定状态到不稳定状态时，将稳定状态采样数据对应的采样点作为第二采样点；通过中心点确定子模块将所述第一采样点与所述第二采样点的中间位置作为中心点；通过控制信号生成子模块根据所述中心点生成相位延时控制信号及字同步启动信号，在面对低速率数据，数据周期远大于延时时间，无法找到不稳定状态的情况，以延时的中间值作为最终采样点，根据最终采样点，生成相位延时控制信号及字同步启动信号，并将所述相位延时控制信号发送至第一译码器，将所述字同步启动信号发送至字同步单元；通过第一译码器将所述相位同步控制信号发送至所述信号延时单元；

通过信号延时单元根据所述相位延时控制信号，对对应的单端信号进行相位同步，得到相位同步串行数据；通过串并转换单元根据初始起始位，将所述相位同步串行数据转换为相位同步并行数据；通过通道延时单元根据初始通道延时量，对相位同步并行数据进行合并及通道延时处理，得到相位同步延时数据；

通过字同步单元根据所述字同步启动信号及相位同步延时数据，生成字同步控制信号；

通过串并转换单元根据所述字同步控制信号，对对应的相位同步串行数据进行字同步，得到字同步并行数据；通过通道延时单元根据初始通道延时量，对字同步并行数据进行合并及通道延时处理，得到字同步延时数据；

在N个初始延时数据均完成相位同步和字同步后，通道选择控制单元生成通道同步启动信号；通过通道同步单元根据所述通道同步启动信号及N个字同步延时数据间的延时量，生成通道同步控制信号；

通过通道延时单元根据所述通道同步控制信号，将N个字同步延时数据的起始字对齐，得到最终采样数据；

通过计时单元在得到最终采样数据后停止计时，得到同步时间，并实时检测所述同步时间是否超过预设时间阈值，在所述同步时间超过预设时间阈值时，产生超时信号；通过时钟管理单元根据所述超时信号重新配置时钟信号，对时钟重新配置延迟，并重新开启同步，对所有数据重新同步。

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